eda设计书正文数字密码锁设计

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1、1. 设计的意义随着社会物质财富的日益增长，平安防盗已成为全社会问题。人们对锁的要求越来越高，既要平安可靠地防盗，又要使用方便。弹子锁由于结构上的局限已难以满足当前社会管理和防盗要求，特别是在人员经常变动的公共场所，如办公室、宾馆等地方。电子密码锁由于其自身的优势，越来越受到人们的青睐，但是目前使用的电子密码锁大局部是基于单片机用别离元件实现的，其本钱较高且可靠性得不到保证。EDAElectronics Design Automation技术是随着集成电路和计算机技术的飞速开展应运而生的一种高级、快速、有效的电子设计自动化工具。它是为解决自动控制系统设计而提出的，从70年代经历了计算机辅助设计

2、CAD，计算机辅助工程CAE，电子系统设计自动化ESDA3个阶段。前两个阶段的EDA产品都只是个别或局部的解决了电子产品设计中的工程问题；第三代EDA工具根据工程设计中的瓶颈和矛盾对设计数据库实现了统一管理，并提出了并行设计环境概念，提供了独立于工艺和厂家的系统级的设计工具。EDA关键技术之一就是采用硬件描述语言对硬件电路进行描述，且具有系统级仿真和综合能力。目前应用比拟广泛的硬件描述语言就是VHDL。VHDL是目前大规模集成电路设计中最具代表性、使用最广泛的硬件描述语言之一，为设计者提供了一种用形式化方法来描述数字系统硬件电路的方法。VHDL 具有强大的系统描述能力、标准的程序设计结构、灵活

3、的语句表达风格和多层次的仿真测试手段。根据系统的行为和功能要求，可以自上而下的完成相应的描述、综合、优化、仿真与验证，直至生成器件系统。VHDL 使得设计者可以进行更大、更复杂的数字系统的设计本文采用先进的EDA技术，利用QUARTUS 工作平台和VHDL语言，设计了一种新型的密码锁。该密码锁具有密码预置和误码报警等功能，保密性好，远远大于以往的密码锁，使随机破译成功率极低，编码可变，防止因人员的更替而使锁的保密级别下降且有利于用户编制易于记忆的密码，因而该数字密码锁具有体积小、功耗低、价格廉价、平安可靠，维护和升级都十分方便等优势。 2. 设计原理2.1设计要求设计一种数字密码锁，密码由4位

4、二进制数字组成，初始设定为“0000。可有用户任意输入正确时开锁，密码输入错误时报警。按“安锁键，将锁闭合；开锁时，先按“输入密码键，输入密码，再按“确认键；假设输入密码内容有误，那么报警；只有在开锁状态下才可以重新设置密码，先按“修改密码键，输入新码，再按“确认键。2.2模块功能系统主要由3个模块组成,分别是控制模块、存放器模块、比拟器模块。2.2.1 控制模块控制模块采用有限状态机设计，将系统分为7个状态，即开锁状态outlock、安锁状态(inlock)、输入密码状态(input)、密码初验正确状态(right)、密码初验错误状态(wrong)、报警状态(alarm)、修改密码状态(ch

5、ange)。状态转移图如图1。enter=0enter=0lock=0 start=0enter=0enter=0changeoutlockrightxinputwrongalarminlockenter=1xiu=0enter=1yes=1yes=0start=1enter=1enter=1图1 状态转移图系统上电时，处于开锁状态，当输入修改密码xiu信号时，系统进入修改密码状态;假设输入安锁lock信号，系统进入安锁状态，锁闭合：在安锁状态，输入输入密码start信号，系统进入输入密码状态；在输入密码状态，如输入密码内容和长度均正确，进入密码初验正确状态，如果密码错误，进入密码初验错误状态

6、；在密码初验正确状态，输入确认信号enter时，进入开锁状态，在开锁状态kai信号等于1；在密码初验错误状态，输入确认信号enter时，进入报警状态；在报警状态。warn信号等于1。2.2.2 比拟模块在数字密码器中，比拟器模块的功能是对按键输入和存放器模块的输出进行比拟，然后将比拟的结果送入到控制器模块。比拟器的具体工作原理是：当比拟结果相等时，c输出为1；当比拟结果不相等时，c的输出为0。2.2.3 存放模块存放器模块用于存放预设和修改后的密码，并在开锁时将所存密码输出到比拟器与按键输入的密码进行比拟，判断由按键输入密码是否正确的结果3. 仿真分析3.1 控制模块的仿真控制模块是系统的核心

7、，其仿真波形如图2所示。各端口功能如下：输入信号： clk 输入时钟, lock 安锁信号,start 开始输入密码,xiu 修改密码,enter 密码确认，Yes 密码比拟。输出信号：warn 警告信号，kai 密码正误显示信号，wr 存放器读写信号，en 密码输入使能。图2 控制模块仿真波形波形仿真分析：起始初始密码为“0000，安锁后锁关闭kai信号为0；开锁时，按下start开锁键，密码比拟yes信号为1有效，输入密码正确，按下enter确认键，锁开，锁开标志信号op有效为1；开锁状态下，按下xiu修改密码键，输入新密码后按确认键start，密码修改成功，再按下lock安锁，此时密码为

8、新输入密码；按下输入密码键start输入密码键假设输入密码错误，按下确认键enter后，报警warm信号有效。3.2 比拟模块的仿真比拟器模块的工作原理是：当比拟结果相等时，输出为1；当比拟结果不相等时，输出为0。其仿真波形如图3。各端口功能如下：输入信号：a按键输入的密码，b存放器储存的密码。输出信号：c按键输入与存放器的密码是否相等。图3 比拟器仿真波形波形仿真分析：起始存放器输出密码为“0001，键盘输入为“0011时不相等，所以输出c为0；当存放器输出密码为“0011，键盘输入为“0011时相等，所以输出c为1，其他与此相同。3.3 存放模块的仿真开锁时将所存密码输出到比拟器与按键输入

9、的密码进行比拟，到达判断由按键输入密码是否正确的结果。图4是存放器模块的仿真波形。图4存放器仿真波形波形仿真分析：当使能信号en有效时，将data_in输入的信号存储到存放器中，无论输入信号data_in为多少，输出信号data_out都为存放器所存内容。当使能信号en无效时，输出data_out信号，不随data_in输入改变。3.4系统的仿真波形 图5系统报警仿真波形图6系统开锁仿真波形波形分析：上电后，系统的初始密码为“0000，按下start键由键盘key输入密码“0000，输入密码正确按确认键enter键锁开按，锁关闭开锁输出标志信号kai无效为1，显示开锁；在开锁状态下按xiu修改

10、密码键后，由键盘key输入新密码0001后按确认键enter密码修改成功，按lock键密码锁上锁，此时密码锁密码为新密码；假设按下start键后输入的密码错误如图“0011与密码锁密码“0001不同，warm报警信号有效，锁不开且报警。假设按下start键后输入的密码正确如图“0001与密码锁密码“0001相同，kai开锁信号有效，锁开且不报警。3.5 系统的引脚锁定图7 引脚锁定表 4. 设计总结通过这次的课程设计，理论加上实践，使我对EDA有了更深刻的认识，尤其是对FPGA/CPLD硬件原理的理解，各种程序认识，也纠正了自己以前很多不对的看法，当然在设计的过程中，我也遇到了很多困难，如在进

11、行引脚连接时一定要细心，有些引脚不能使用，我因为没注意使得开始时一直不能得到正确的结果在查阅了书籍资料之后，对这次设计有了一个整体的认识，做出了初步的原理图，然后经过反复的调试后，逐步修改，尽量使其性能到达完美。这个过程是最困难的过程，也是我收获最大的过程，使自己的实验动手能力有了进一步的提高。在课程设计过程中，收获知识，提高能力的同时，我也学到了很多人生的哲理，懂得怎么样去制定方案，怎么样去实现这个方案。总之，这次设计使我受益匪浅，让我对以后的工作学习有了更大的信心。这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出

12、结论，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到的问题，反映出来我的许多缺乏之处，我以后要努力克服缺点。这次EDA课程设计历时两个星期，在整整两个星期的日子里，可以说是苦多于甜，但是可以学的到很多很多的东西，同时不仅可以稳固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。 总的来说，这次设计的密码锁还是比拟成功的，在设计中遇到了很多问题，最后在同学和老师的辛勤的指导下外加上自己的努力，终于都得到了解决，因此很有成就感，终于觉得平时所学的知识有了实用的价值，到达了理论与实际相结合的目的。参考文献 1 著，乔庐峰、王志功等译，VHDL数字电路设计教程.电子工业出版社

13、，2021。2 周立功，EDA实验与实践.第一版.北京航空航天大学出版社，2007。3 潘松，黄继业。?EDA技术实用教程?。科学出版社。4 刘江海。?EDA技术课程设计?。华中科技大学出版社。附录电子密码锁程序源代码library ieee;gic_1164.all;entity mima is port(clk,lock,start,xiu,enter,yes:in std_logic; warn,kai,wr,en:out std_logic);end; architecture bhv of mima istype state is(inlock,input,rightx,wrong,

14、unlock,change,alarm);signal ps,ns:state;begin process(clk) begin if clkevent and clk=1then pskai=0;en=0;warn=0; if(start=1)then ns=input; else nsen=1;kai=0;warn=0; if(yes=1)then ns=rightx; else nsen=0;kai=1;warn=0; if enter=1 then ns=unlock; else nsen=0;kai=0;warn=0; if enter=1then ns=alarm; else ns

15、kai=1;warn=0;en=0; if lock=1then ns=inlock; elsif xiu=1then ns=change; else nswarn=1;kai=0;en=0; if enter=1then ns=inlock; else nsen=1;warn=0;kai=1; if enter=1then ns=unlock; else ns=change; end if; end case; end process;end;library ieee;use ieee.std_logic_1164.all;library ieee;use ieee.std_logic_11

16、64.all;entity ji isport(clk,en:in std_logic; data_in:in std_logic_vector(3 downto 0); data_out:out std_logic_vector(3 downto 0);end;architecture bhv of ji issignal m:std_logic_vector(3 downto 0);beginprocess(clk)begin if(clkevent and clk=0)then if en=1then m=data_in; else data_out=m; end if;end if;e

17、nd process;end; library ieee;use ieee.std_logic_1164.all;entity bi isport(a,b:in std_logic_vector(3 downto 0); c:out std_logic);end;architecture bhv of bi isbegincclk,lock=lock,start=start, xiu=xiu,enter=enter,yes=g,kai=kai, warn=warn,en=e);u2:ji port map(clk=clk,en=e,data_in=key,data_out=f);u3:bi port map(a=key,b=f,c=g);end;