集成电路分析与课程设计说明书

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1、. . . . 一目的与任务4二设计题目与要求42.1器件名称42.2 要求的电路性能指标42.3 设计容4三、74HC139芯片介绍4四、电路设计64.1 工艺与设计规则和模型的选取64.2输出级电路设计74.2.1 输出级 N管（W/L）N的计算74.2.2输出级 P管（W/L）P的计算84.3部基本反相器中的各MOS尺寸的计算94.4部逻辑门MOS尺寸的计算124.5输入级设计124.6缓冲级的设计134.6.1输入缓冲级134.6.2输出缓冲级144.7输入保护电路设计154.8 各级N管和P管的尺寸汇总16五、功耗与延迟估算175.1模型简化175.2功耗估算185.3延迟估算19六

2、、电路模拟206.1直流分析216.2 瞬态分析216.3 功耗分析22七、版图设计227.1 各模块版图设计227.1.1输入级版图227.1.2 输入缓冲级版图237.1.3 三输入与非门版图237.1.4 输出级版图247.1.5调用含有保护电路的pad元件247.2 总版图257.3 电路网表匹配（LVS）检查267.4版图数据提交30八、心得体会32九、参考文献32一目的与任务本课程设计是集成电路分析与设计基础的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片的系统设计电路

3、设计与模拟版图设计版图验证等正向设计方法二设计题目与要求2.1器件名称含2个24译码器的74HC139芯片（根据要求使用工艺与规则：MOSISI：mhp_ns8，自选用ml2_125.md模型）2.2 要求的电路性能指标（1）可驱动10个LSTTL电路（相当于15PF电容负载）；（2）输出高电平时，；（3）输出低电平时，；（4）输出级充放电时间，；（5）工作电源是5V，常温工作，工作频率，总功耗。2.3 设计容1.功能分析与逻辑设计；2.电路设计与器件参数计算；3.估算功耗与延时；4.电路模拟与仿真；5.版图设计；6.版图检查：DRC与LVS；7.后仿真(选做)；8.版图数据提交。三、74HC

4、139芯片介绍74HC139是包含两个2线 4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示。图1 74HC139的管脚图表1 74HC139真值表片选输入数据输出CsA1A0Y0Y1Y2Y300001110011011010110101111101111174HC139的逻辑表达式：，74HC139的逻辑图如图2所示：图2 74HC139的逻辑图四、电路设计4.1 工艺与设计规则和模型的选取 1.工艺与设计规则：MOSIS: mhp_ns8 2.模型：m12_125.md*.model nmos nmos+ Level=2 L

5、d=0.0u Tox=225.00E-10+ Nsub=1.066E+16 Vto=0.622490 Kp=6.326640E-05+ Gamma=.639243 Phi=0.31 Uo=1215.74+ Uexp=4.612355E-2 Ucrit=174667 Delta=0.0+ Vmax=177269 Xj=.9u Lambda=0.0+ Nfs=4.55168E+12 Neff=4.68830 Nss=3.00E+10+ Tpg=1.000 Rsh=60 Cgso=2.89E-10+ Cgdo=2.89E-10 Cj=3.27E-04 Mj=1.067+ Cjsw=1.74E-10

6、Mjsw=0.195.model pmos pmos+ Level=2 Ld=.03000u Tox=225.000E-10 + Nsub=6.575441E+16 Vto=-0.63025 Kp=2.635440E-05+ Gamma=0.618101 Phi=.541111 Uo=361.941+ Uexp=8.886957E-02 Ucrit=637449 Delta=0.0+ Vmax=63253.3 Xj=0.112799u Lambda=0.0 + Nfs=1.668437E+11 Neff=0.64354 Nss=3.00E+10+ Tpg=-1.00 Rsh=150 Cgso=

7、3.35E-10+ Cgdo=3.35E-10 Cj=4.75E-04 Mj=.341+ Cjsw=2.23E-10 Mjsw=0.3074.2输出级电路设计据要求，输出级等效电路如图3所示。输入Vi为前一级的输出，可认为是理想的输出，即ViLVss=0V，ViH=VDD=5V。图3 输出级等效电路4.2.1 输出级 N管（W/L）N的计算当输入为高电平时，输出为低电平，N管导通，后级TTL有较大的灌电流输入，要求|IOL|4mA，VOL，max=0.4V，依据NMOS管的理想电流方程分段表达式：根据设计要求和部分从模型读出的参数可知：Vg=5V ， Vs=0V ， Vd= VOL，max=0

8、.4V ，Vto=0.622490Vgs=5V， Vds=0.4V ， =5V-0.622490V=4.377510V所以NMOS工作在线性区Tox=225.00E-10m |IOL|=Ids= 取相邻整数 4.2.2输出级 P管（W/L）P的计算当输入为低电平时，输出为高电平，P管导通。同时要求N管和P管的充放电时间tr=tf，分别求出这两个条件下的（W/L）P，min极限值，然后取大者。以|IOH|20A，VOH，min=4.4V为条件计算（W/L）P，min极限值：用PMOS管的理想电流方程分段表达式：PMOS低电平导通，Vs=5V Vg=0V Vd=4.4V Tox=225.000E-

9、10m Vto=-0.63025V Uo=361.941Vgs= -5V Vds= -0.6V PMOS工作在线性区Ids= 取相近整数 又N管和P管的充放电时间tr和tf表达式分别为：以tr=tf为条件计算（W/L）P，min极限值。=1即 取整数值=48比较和中（W/L）P，min值，取大值者=48作为输出级的（W/L）P值。4.3部基本反相器中的各MOS尺寸的计算部基本反相器如图4所示，它的N管和P管尺寸依据充放电时间tr和tf方程来求。关键点是先求出式中CL（即负载）。图4 部反相器它的负载由以下三部分电容组成：本级漏极的PN结电容CPN；下级的栅电容Cg；连线杂散电容CS。本级漏极P

10、N结电容CPN计算CPNCj（Wb）+Cjsw(2W+2b)其中Cj是每um2的结电容，Cjsw是每um的周界电容，b为有源区宽度，可从设计规则获取。如若最小孔为22，孔与多晶硅栅的最小间距为2，孔与有源区边界的最小间距为2，则取b6,L=2,Cj和Cjsw可用相关公式计算，或从模型库选取，或用经验数据。在此次设计中。并且在图4中的ml2_125.md模型库中找到：，。=0.4um总的漏极PN结电容应是N管和P管的总和，即：CPN(Cj,NWNCj,PWP）bCjsw,N(2WN2b)Cjsw,P(2WP2b)=(3.27E-4WN4.75E-4WP）b1.74E-10(2WN12)2.23E

11、-10(2WP12)=1.13E-9WN1.586E-9WP +1.9056E-15栅电容Cg计算CgCg.NCg.P （WNWP）L 此处WN和WP为与本级漏极相连的下一级N管 和P管的栅极尺寸，近似取输出级的WN和WP值。Cg=（WNWP）L=1.534（2896）2 =6.086F此处WN和WP为与本级漏极相连的下一级N管 和P管的栅极尺寸，近似取输出级的WN和WP值。连线杂散电容CSCS一般CPNCg10CS，可忽略CS作用。因此，部基本反相器的总负载电容CL为上述各电容计算值之和。1.13E-9WN1.586E-9WP +6.086把CL代入tr和tf的方程式，并根据tr=tf25n

12、s的条件，设tr=tf=0.3ns代入得到 =8根据之前的计算可知所以 WP=3.29WN代入上式，求解，得到WN=3.8 WP=13因此4.4部逻辑门MOS尺寸的计算部逻辑门的电路如图5所示。根据截止延迟时间tpLH和导通延迟时间tpHL的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与部基本反相器的一样，这样三输入与非门就相当于部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不变，即：图5 部逻辑门的电路4.5输入级设计由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗。故采用如图6所示的电路，通

13、过正反馈的P2作为上提拉管，使ViH较快上升，减小功耗，加快翻转速度。图6 输入级电路（1）输入级提拉管P2的（W/L）P2计算为了节省面积，同时又能使ViH较快上升，取（W/L）P21。为了方便画版图，此处的W允许取6。所以（W/L）P2 =（2）输入级P1管（W/L）P1的计算此P1管应取部基本反相器的尺寸即（3）输入级N1管（W/L）N1的计算由于要与TTL电路兼容，而TTL的输出电平在0.42.4V之间，因此要选取反相器的状态转变电平：又知：式中，0.48解得=3.82 所以=30.3934.6缓冲级的设计4.6.1输入缓冲级由74HC139的逻辑图可知，在输入级中有三个信号：Cs、A

14、1、A0。其中Cs经一级输入反相器后，形成，用去驱动4个三输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用驱动，必须加入缓冲门。由于A1、A0以与各驱动部与非门2个，所以可以不用缓冲级。图7 Cs的缓冲级Cs的缓冲级设计过程如下：Cs的缓冲级与输入级和部门的关系如图7所示。图中M1为输入级，M2为部门，M3为缓冲级驱动门。M1的P管和N管的尺寸即为上述所述的输入级CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即为部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻级中MOS管宽度增加的倍数）来确定。N为扇出系数，它的定义是：在本例中，前级等效反相器栅的面积

15、为M2的P管和N管的栅面积总和，下级栅的面积为4个三输入与非门中与Cs相连的所有P管和N管的栅面积总和。N=5.8从中得出M3管尺寸为：4.6.2输出缓冲级由于输出级部分要驱动TTL电路，其尺寸较大，因而必须在与非门输出与输出级之间加入一级缓冲门M1，如图8所示。将与非门M0等效为一个反相器，类似上述Cs的缓冲级设计，计算出M1的P管和N管的尺寸。图8 输出缓冲级所以，=从中得出M1管尺寸为：4.7输入保护电路设计因为MOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因（如触摸），感应的电荷无法很快地泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅与衬底之间

16、产生非常高的电场。该电场强度如果超过栅氧化层的击穿极限，则将发生栅击穿，使MOS器件失效，因此要设置保护电路。输入保护电路有单二极管、电阻结构和双二极管、电阻结构。图9所示的为双二极管、电阻结构输入保护电路。保护电路中的电阻可以是扩散电阻、多晶硅电阻或其他合金薄膜电阻，其典型值为300500。二极管的有效面积可取500m2，或用Shockley方程计算。输入保护电路的版图可按相关的版图设计要求自己设计，也可调用单元库中的pad单元版图。由于本次版图设计中调用单元库中的pad标准单元版图，因其包含保持电路，就不必另外的保护电路设计。图9 输入保护电路至此，完成了全部器件的参数计算。4.8 各级N

17、管和P管的尺寸汇总输出级 N管输出级 P管=48部基本反相器部基本反相器部逻辑门MOS输入级提拉管P2（W/L）P2 =1输入级P1管输入级N1管=31输入缓冲级输出缓冲级五、功耗与延迟估算在估算延时、功耗时，从输入到输出选出一条级数最多的去路进行估算。在74HC139电路从输入到输出的所有各支路中，只有Cs端加入了缓冲级，其级数最多，延时与功耗最大，因此在估算74HC139芯片的延时、功耗时，就以Cs支路电路图(如图10所示)来简化估算。图10 估算延时、功耗Cs支路电路5.1模型简化由于在实际工作中，四个三输入与非门中只有一个可被选通并工作，而另三个不工作，所以估算功耗时只估算上图所示的支

18、路即可。在Cs端经三级反相器后，与四个三输入与非门相连，但图10所示的支路与另外不工作的三个三输入与非门断开了，所以用负载电容CL1来等效与另外三个不工作的三输入与非门电路，而将工作的一个三输入与非门的两个输入接高电平，只将Cs端信号加在反相器上。在X点之前的电路，由于A0，A1，Cs均为输入级，虽然A0、A1比Cs少一个反相器，作为工程估算，可以认为三个输入级是一样的，于是，估算功耗时对X点这前的部分只要计算Cs这一个支路，最后将结果乘以3倍就可以了。在X点之后的电路功耗，则只计算一个支路。5.2功耗估算CMOS电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗。由于CMOS电路忽略漏电，静态

19、功耗近似为0，工作频率不高时，也可忽略交变功耗，则估算时只计算瞬态功耗PT即可。按下列公式计算瞬态功耗。PT=CL总Vdd2fmax其中：1.13E-9+1.586E-9+1.9056E-15+2.23E-1012 =8.36E-14 + 1.07E-13 +5.8268E-15 +2.676E-15 =7.964E-13=1.13E-9(12)1.586E-9(14)+1.9056E-15=5.65E-14+2.252E-13+7.62E-15=2.893E-13 =1.534E-3 =4.66E-13=5.89E-13=2.393E-13=7.964E-13+4.66E-13+2.393E

20、-13 )+2.893E-13+5.89E-13+1.5E-11=2.038F所以=15.287对于74HC139器件，整个芯片功耗为2PT =30.575（满足设计要求）5.3延迟估算算出每一级等效反相器延迟时间，总的延迟时间为各级（共6级）延迟时间的总和。各级等效反相器延迟时间可用下式估算：图011 延迟时间，上升与下降时间 =延迟估算如表所示：各级器件序号（左起）12.3096180E-114.8860616E-1021.5113877E-101.4700612E-1035.4760976E-111.5979087E-1041.2822330E-101.2471724E-1052.542

21、5854E-102.4730624E-1062.4119836E-102.3460316E-1077.4222557E-112.8877223E-1082.2509497E-102.1894010E-1094.1637150E-094.1360321E-09表4 延迟估算计算值汇总由表4可得：，满足设计要求。六、电路模拟电路模拟中为了减小工作量，使用上述功耗与延迟估算部分用过的Cs支路电路图。为了计算出功耗，在两个电源支路分别加入一个零值电压源VI1和VI2，电压值为零（如图12所示），在模拟时进行直流扫描分析，然后就可得出功耗。图12 电路模拟用Cs支路电路把此电路图转化为SPICE文件，加

22、入电路特性分析指令和控制语句。6.1直流分析当VCS由0.4V变化到2.4V过程中，观察波形得到阈值电压（状态转变电平）VI。从直流分析可以看出，阈值电压恰好等于1.4V，和设计的理想情况吻合，满足设计要求。6.2 瞬态分析从瞬态分析波形图中可以看出TpLH=4.2ns tpHL=7.3ns tr=7.88ns tf=13.66ns所以 tpd,total=5.38ns25ns所以器件延迟时间和延迟估计相近，且满足设计要求。6.3 功耗分析由波形图可以看出，使用ml2_125.md模型设计的74HC139的P(V21)=4.68mW P(V22)=0.0mW所以 Ptotal=28.08，与功

23、耗估计的30.575mW非常接近，且满足设计要求。七、版图设计7.1 各模块版图设计7.1.1输入级版图7.1.2 输入缓冲级版图7.1.3 三输入与非门版图7.1.4 输出级版图7.1.5调用含有保护电路的pad元件pad元件版图7.2 总版图未加pad的74HC139整体版图在总电路图中调用MOSISI：mhp_ns8中的EXT PAD单元模型，把pad中的信号端与保护电路的电源端和接地端与电路版图的相应端口对接好。得到包含保护电路的完整版图：7.3 电路网表匹配（LVS）检查 电路图提取的网表文件(.sp)与版图提取的网表文件(.spc)，进行元件和节点的匹配检查。如果匹配，表明版图的连

24、接与版图中各管子的生成是正确的。因此，只要保证电路图是正确的，LVS检查就可以验证版图的正确性。总原理图由电路图提取网表文件与电路版图提取的网表文件，通过LVS进行对比匹配。打开Layout Versus Schematic.exe，新建.lvs文件进行参数设置。设置完后按下进行匹配。经过LVS检验，证明版图和原理图完全对等，版图设计没有错误。7.4版图数据提交将设计的版图转换成制造掩模用的码流数据，用GDS-II格式。将在L-EDIT的界面，点击FileExport Mask DataGDS-IIEXPORT，即可得到（.gds）以与（.log）的文件。如下面列出了（.log）的容：GDSI

25、I Export.TDB File: F:bantutotal2Layout1.tdbGDSII File: F:bantutotal2Layout1.gdsOption Settings:Do not export hidden objects: ONOverwrite data type on export: ONCalculate MOSIS checksum: OFFCheck for self-intersecting polygons and wires: OFFWrite XRefCells as links: OFFPreserve case of cell names: ON

26、Restrict cell names to 32 characters.All cells are being exportedUse custom GDSII units: 1 database unit = 0.001 microns, 1 database unit = 0.001 user units.Fracture polygons: OFFManufacturing grid for circle and curve approximation: 0.001 LambdaAll ports with port boxes will be converted to point p

27、ortsChecking X-Ref Cell links .Checking GDSII Numbers .Checking for Hidden Layers and Objects .Warning #14: Found Port(s) in cell Cell0 on layer ntran with no GDSII Number. (Action: Ignored these objects) Warning #14: Found Port(s) in cell Cell0 on layer ptran with no GDSII Number. (Action: Ignored

28、these objects) Writing actual GDSII data .Completed writing actual GDSII data .Summary:Export completed - 0 error(s), 2 warning(s)Elapsed Time: 0.01 seconds八、心得体会这次课程设计比较复杂，既需要理论分析计算，又需要原理图和版图设计，是一个比较综合性的集成电路课程设计。刚开始理论分析计算的时候，由于数据对于后期的版图设计是很关键的部分，计算量也很大，所以计算的时候非常小心，一个数据往往要算上两三次，反复确认没有错误才进行下一个数据的计算，花

29、费了很多时间和精力，但是也从中理解了很多以前一知半解的东西，从而使理论的知识更好的消化和吸收。在版图设计的时候，每画出一部分的版图都要DRC一下，确认没有错误再进行下一步的版图设计。从中我也体会到需要细心，耐心，才能够画好一个版图，也只有这样才能做好课程设计，甚至每一份工作，都需要有这样的素质。后期的LVS检测是一个最重要的，也是最为辛苦的部分。往往看起来画出的版图和原理图应该是完全对等的，可是在LVS中总是提示not equal，这时候我就只能耐心的阅读英文提示，并且从相关信息中判断到底是版图还是原理图出错（当然一般是版图连接的问题），然后仔细的观察原理图和版图的SPICE文件语句，通过SP

30、ICE语句以与对版图，原理图的细心观察，最终找出不对等的地方进行修改，最后成功通过了LVS测试。这一次的课程设计我觉得受益匪浅，以前的理论知识是远远不足的，通过课程设计，自己自主的查阅资料，了解了很多相关的知识，使自己的知识储备得到扩充，也提升了自己的自学能力和设计能力。通过理论结合实际，在进行课程设计的过程中，把自己学到的知识成功的运用在了实际生产设计上面，让理论与实际有效地结合，这是一种能力的升华。在设计的过程中遇到了很多困难，都通过自己的细心和耐心最终解决了困难。当然其中也有老师和同学们的悉心指导和无私帮助，在这里也指导老师和帮助过我的同学们。九、参考文献1上网收集相关资料.2先朝. 集成电路课程设计指导书. 2009.3廖裕评，陆瑞强编. Tanner Pro 集成电路设计与布局实战指导M. ：科学，20074年：1274.4朱正涌. 半导体集成电路M. ：清华大学，2009年：388409.5王志功等. 集成电路设计M. ：电子工业，2008年：1295.31 / 31