十进制加法计数器

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1、燕山大学课程设计说明书燕山大学课 程 设 计 说 明 书题目： 十进制加法计数器 学院（系）： 电气工程学院 年级专业： 学 号： 学生姓名： 指导教师 教师职称： 实验师 实验师 燕山大学课程设计（论文）任务书院（系）：电气工程学院 基层教学单位：电子实验中心 学 号学生姓名专业（班级）设计题目十进制加法器设计技术参数在数码管上显示加数、被加数和结果设置加数和被加数。当加数和被加数超过9时显示“E”，计算结果显示为“EE”设计要求在4个数码管显示加数、被加数和结果分别用4个拨码开关设置加数和被加数当加数、被加数超过9时，蜂鸣器报警5秒工作量学会使用Max+PlusII软件和实验箱独立完成电路

2、设计，编程下载、连接电路和调试参加答辩并书写任务书工作计划1. 了解EDA的基本知识，学习使用软件Max+PlusII，下发任务书，开始电路设计；2. 学习使用实验箱，继续电路设计；3. 完成电路设计；4. 编程下载、连接电路、调试和验收；5. 答辩并书写任务书。参考资料数字电子技术基础.阎石主编.高等教育出版社.EDA课程设计B指导书. 指导教师签字 基层教学单位主任签字金海龙说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。2013年 3 月 11 日 目 录第1章 前言4第2章 设计说明5 2.1 设计思路5 2.2 模块介绍5 第3章 总电路原理图10第4章 波形仿真图及结

3、果分析 11第5章 补充说明125.1真值表12 5.2管脚锁定及硬件连线 &13第6章 心得体会 15参考文献 16第1章前言 EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。 利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。ALTERA公司的MAX+plusII是其中较常被使用的EDA开发环境，它操作方便、功能强大，提供了原理图输入和VHDL语言输入功能，在环境中可以完成编

4、译、查错、设计驱动信号、逻辑功能模拟、时序功能模拟、对FPGA/CPLD芯片编程等功能本次课程设计是运用MAX+plusII设计一个基于数字电子技术的十进制加法器实现了如下功能：1.用四个数码管显示加数与被加数和结果2.设置加数和被加数。当加数和被加数超过9时显示“E”，计算结果显示为“EE”3.分别用四个拨码开关控制加数与被加数4.当加数、被加数超过9时，蜂鸣器报警5秒关键字：十进制、加法器、蜂鸣器报警第2章 设计说明 2.1 设计思路分别用4个拨码开关设置被加数和加数，用两个7485数值比较器将加数及被加数分别与9比较，输出的结果再与输入值分别相或，便可设置加数和被加数，加数和被加数若大9

5、则蜂鸣器警报5秒，大于9那个数对应的数码管显示为E，计算结果对应的两个数码管显示EE。在十进制运算时,当相加二数之和大于9时,便产生进位。用BCD码完成十进制数运算时,当和数大于9时,必须对和数进行加6修正，由全加器74283和比较器7458完成功能的实现。整个运行过程由数值比较器和全加器控制。最后由数码管完成显示功能，由D触发器和计数器控制蜂鸣。2.2模块介绍1.数值比较器功能介绍：a1-a4，b1-b4为加数，被加数的二进制表示。B0-B3（1001）为十进制数9。7485为四位数值比较器。分别用4个拨码开关设置加数和被加数，这部分分别对加数和被加数与9进行了比较，例如加数大于9时，AGB

6、O输出高电平1,1或任何数都为1，如果小于9则输出低电平0,0或任何数都为任何数，故选择4个或门与之相连。2.加数与被加数的静态数码管比较器输出的数值分别赋予“1D0”“1D1”“1D2”“1D3”，“1D4”“1D5”“1D6”“1D7”，通过译码后输出到“DS1B”“DS2B”数码管，并以十六进制方式显示加数和被加数。当其中一个数大于9时，要求显示E，E的二进制位1110，所以AGBO输出1，通过一个反相器后输出0，再通过一个与门，0与任何数为0，输出低位为0。1或任何数为1，所以其余3位显示1。3.74283加法器功能介绍：74283为一个四位超前进位加法器，它是由超前进位电路构成的快速

7、进位的4位全加器电路，可实现两个四位二进制的全加。用BCD码完成十进制数运算时,当和数大于9时,必须对和数进行加6修正，所以第一个74283后接一个7485，与9比较，当大于9时接第二个74283，实现加6修正，当小于9时加的为0.然后输出结果。4.显示结果的静态数码管十位的的数码管只可能显示3种情况0000,0001,1110。显示0000时，说明加数和被加数均小于9，加数和被加数通过比较器的AGB0输出0，通过一个反相器后为1,1与1为1，两个74283的进位cout输出0,0与1为0，故最后低位输出0。其余3位由前面加数与被加数的输出显示结果分别接与门之后再或，其中的低位还接了一个反相器

8、，目的就是实现加数或被加数任一显示E时，结果显示EE。5蜂鸣模块触发方式为边沿触发的D触发，再加上一个同步十进制加法计数器74160构成5进制计数器。Q端接741610的ENP、ENT端和蜂鸣器。当D触发器的CLK端接收到一个上升沿后，Q端由0变为1，蜂鸣器开始报警，74160开始计数（时钟频率为1HZ），计数到5（0101）时，给D触发器和74160清零信号，D触发器被清零，Q端变为0，此时虽然CLK保持1，但是上升沿已经过了，故Q端状态不再改变，仍然保持0，一直等待下次的上升沿，即完成了蜂鸣器报警5s。第三章 总电路原理图第4章 波形仿真图及结果分析彷真的分别是3+2，9+9，15+0，1

9、5+15 当加数或被加数超过9时，蜂鸣器在上升沿处触发，发出警报。例如3+2=5，加数a4a3a2a1为0011，被加数b4b3b2b1为0010，加数和被加数都没超过9，加数输出结果ya4ya3ya2ya1同它本身0011，被加数输出结果为0010。结果的十位e4e3e2e1为0000，个位d4d3d2d1为0101，蜂鸣器SPEAK为0，不报警。结果正确。真值表第5章 补充说明5.1真值表7485真值表74283真值表74160真值表D触发器真值表5.2管教锁定及连线端口编号锁定管脚a139a240a341a444b145b246b347b453ya1143ya2144ya3147ya41

10、48yb1139yb2140yb3141yb4142d1127d2128d3131d4132e1133e2134e3135e4136CLK1172SPEAKER38第六章 心得体会通过本次课程设计，我们加深了对所学知识的理解，并对某些知识进行了很好地应用。同时，我们也更加强化了自己查阅资料的能力，这有助于提高我们的自学能力，整个过程中我还有请教老师和同学。总之，本次课程设计更加激发了我的学习欲望，有利于我们后续课程的学习。当然，在这次课设中，我也遇到了不少问题，如开始参照课本上例题用两片74283之间接两个与门和一个或门来实现对加法器部分的设计，可是老是运行出错，后来把与门换成一个7448芯片

11、后，才能正确判断数是否大于9。还有在对于加数或被加数任一大于9时，结果显示EE，怎样让加数和被加数直接控制显示结果这个问题确实难到我了，后来通过和同学的讨论也顺利解决了问题，最后也顺利的完成了设计。知错能改，善莫大焉。至善至美，是人类永恒的追求。在课程设计过程中，我们不断发现错误，不断改正，不断领悟，不断获取。最终的上箱环节，本身就是在践行“过而能改，善莫大焉”的知行观。这次的课程设计顺利的完成了，在此期间我得到过同学与指导老师的帮助，并在他们身上学到很多实用的知识，在此，我表示衷心的感谢！参考文献 1.数字电子技术基础.阎石主编.高等教育出版社. 2. EDA课程设计B指导书.周莲莲，郑兆兆，张强16燕 山 大 学 课 程 设 计 说 明 书燕山大学课程设计评审意见表指导教师评语：该生学习态度 （认真 较认真 不认真） 该生迟到、早退现象 （有 无）该生依赖他人进行设计情况 （有 无）平时成绩： 指导教师签字： 2013年03 月 15日图面及其它成绩：答辩小组评语：设计巧妙，实现设计要求，并有所创新。 设计合理，实现设计要求。 实现了大部分设计要求。 没有完成设计要求，或者只实现了一小部分的设计要求。 答辩成绩： 组长签字： 2013年 03月 15 日课程设计综合成绩：答辩小组成员签字： 2013年 03月 15 日 17