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1、设计举例：8位计时器Timer计时器Timer的框图1reset：异步清零信号， 低电平有效， 具有最高的优先级。 Reset = 0使输出信号ring = 0。2 data_in：数据输入。3clock：同步时钟，正跳变触发。4start：计时器启动信号。5ring：控制铃响的输出信号，高电平有效。 ring = 1的持续期为8，超过此持续期后自动归 0。 Timer ring clock start reset data_in(7.0) 计时器Timer的时序关系 start = 0 时，计时器 开始减计数 reset start start = 1 时，计时器 接受来自data_in的数
2、据 接收数据 减计数 ring = 1 ring = 1的持续期为 8，超过此持续期后自动归 0。 计时器的 值达到零 reset = 0 进入初始状态 Timer目标电路的分解 Timer的ASM图 reset 否 是 counter = 1? counter data_in st1 st0 ring 0 counter 00000000 是 否 start = 1? 是 否 start = 1? st2 是 否 counter =1? counter 减 1 counter 00001000 st3 ring 1 counter 减 1 接收数据 ring = 1 持续期 减计数 初始状态
3、 VHDL代码 LIBRARY IEEE; - 打开 IEEE 库 USE IEEE.std_logic_1164.ALL; - 打开 IEEE 库中的程序包std_logic_1164 USE IEEE.std_logic_unsigned.ALL; - 打开此程序包后， 可以对std_logic_vector - 类型的对象执行加/减运算 ENTITY timer IS - ENTITY 用于定义端口 PORT ( data_in: IN std_logic_vector( 7 DOWNTO 0 ); - 输入端口 reset, clock, start : IN std_logic; -
4、 输入端口 ring : OUT std_logic ); - 输出端口 END timer; VHDL代码续ARCHITECTURE behav OF timer ISBEGINPROCESS( reset, clock ) VARIABLE counter: std_logic_vector( 7 DOWNTO 0 ); VARIABLE state : integer RANGE 0 TO 3;BEGIN IF reset = 0 THEN ring = 0; state := 0; ELSIF clockevent AND clock = 1 THEN CASE state IS END CASE; END IF; END PROCESS;END behav;功能模拟波形图
《电子设计自动化eda》timer状态机设计
