尹其畅基于FPGA的误码 测试仪设计

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1、基于FPGA的误码 测试仪设计摘 要 FPGA 是一类称为现场可编程逻辑器件中的一员, 它被认为是一种专用集成电路技术. 现今的通信系统大量采用FPGA 作为系统的核心控制器件, 将物理层上的各协议层的功能集中在FPGA内部实现, 不仅提高了通信系统的集成, 同时也减少了硬件和软件设计的复杂度. 文章分析研究了传统误码仪的工作原理与结构，提出了一种基于FPGA 的误码检测方案，提出采用FPGA来完成误码仪的控制和测试模块一体化设计。该方案不仅提出了锁相环法提取同步信号方法，还纳入了“同步保护” 的思想。本误码仪主要分为三个部分:发送部分，接受部分，SOPC的CPU部分。发送部分包括：m序列伪随

2、机信号发生器模块、手动插入误码模块、HDB3编码模块；接收部分包括：位同步模块、HDB3解码模块、序列同步模块及误码检测；SOPC的CPU部分主要涉及，灌码的控制，误码率的计算和LCD显示。 由于基于FPGA进行设计，该误码仪具有再升级和可移植能力强、体积小巧，等优点，具有较高的实用价值。关键字： FPGA，误码测试仪，m序列，灌码ABSTRACT FPGA is one of the f ield prog ram mable log ic dev ices and an ASIC technique. As a key cont rol device in the communicat i

3、on system, FPGA can no t only improv e the sy stems integ rat ion, but also reduce the complexity of the hardw are and sof tware.Paper researched the w6rk theory and structure of traditional BERT，The paper put forward a project of mistake code examination based on FPGA,made use of FPGA to complete t

4、he instrument error of the control module integration and testing of the design. That project not only put forward a method of withdrawing a synchronous signal by Phase Lock Loop, but also bring into the thought ofsynchronousprotection.The BERT can be divided into three parts:sending part, accept th

5、e part, the CPU of SOPC part. Sending part includes: m pseudo random signal sequence generator module, manually inserted miscode module,HDB3 coding;Receiving part includes: a bit synchronous module, HDB3 decoding module, sequence synchronous and error detection sequence module. The SOPC CPU part mai

6、nly involves the loading of control,BER calculation and LCD display. Due to design based on FPGA, the instrument has a further escalation of error and be able to transplantPower，small size advantages of high practical value.Keyword: FPGA，BERT，m pseudo random sequence，loading code目 录第一章 绪论11.1 研究背景及意

7、义11.2 国内外研究现状21.3 系统仿真所用的技术：41.3.1 FPGACPLD技术及应用41.3.2 关于FPGACPLD的优势4第二章 误码测试技术52.1 误码的基本概念52.1.1 误码简述52.1.2 误码性能参数52.2 误码检测原理7第三章 系统总体设计93.1 总体方案设计93.1.1系统需求分析93.1.2系统总体方案设计10第四章 各个模设计114.1 时钟模块设计104.2 m序列伪随机信号发生器模块设计144.2.1 m序列的介绍和产生原理144.2.2 m序列发生器设计154.3 手动插入误码模块设计164.4 位同步模块设计184.5 HDB3编解码器设计19

8、4.5.1 HDB3编解码原理194.5.2 HDB3码编码204.5.3 HDB3码解码234.6 序列同步模块及误码检测设计264.7 误码计算和显示模块284.8 小结28第五章 软硬件开发环境介绍305.1 FPGA硬件开发板介绍305.2 FPGA软件开发环境Quarus、SOPC、Nios介绍31第六章 全文工作总结及展望336.1 全文工作总结336.2 展望34致谢35参考文献36共 页 第 IV 页 兴华学院 基于FPGA的误码测试仪设计第一章 绪论11 研究背景及意义在信息高速发展的今天，通信无疑己经成为人们生活中不可缺少的部分。尤其是数字通信，它以抗干扰能力强，高质量的远

9、距离传输，以及便于与计算机连接，易于加密等优点己经成为现代信息传输的重要手段。人们已经感受到通信网络带来的种种便利，除了我们所熟悉的互联网，电话网络这样的主干通信网之外，越来越多的专用网络也应用到了各行各业。例如，气象检测站的数据传输网，水文监测点的数据传输网等，这些专用网络都具有低速，长距离，通信数据结构较为简单等特点. 在通信系统中，无论是设备故障、传播衰落、码间干扰、邻近波道干扰等原因，都使得在数字通信中的接收端不可避免出现误码，都可能造成系统性能恶化甚至造成通信中断，其结果都可通过误码的形式表现出来，如果有误码就有误码率，误码率(BER：Bit Error Rate)是反映数据传输设备

10、及其信道工作性质的一个重要指标。所谓误码率是指在传输过程中发生误码的概率，在实际工程中计算是取一段足够长的传输时间，求这段时间内发生的误码的码元个数与传输的总码元数之比。由于比特(bit)是码元的最小单位，故当码流的每个码元是lbit时，误码率就是误比特率(简称BER)；当传输码字(码符)时，称为误字(符)率；当传输码组时，称为误码组率。BERN是其基本测量参考单位。误码率是检验通信设备传输质量的重要指标，误码的检测在通信中必不可少。因此，产生了各种各样的误码检测器H瑚。误码仪被广泛应用于数字传输系统的工程旌工、工程验收、日常维护及科研测试。主要有交机、视频会议系统等通信产品的生产商和电信、联

11、通、移动、网通、铁通、邮电、电力等营运商运维部门，是新建网络检测评估以及网络故障分析的必备工具。如何快速准确的检测到通信系统的误码率成为数据通信系统中不可缺少的重要工作。网络维护人员经常会遇到通信线路连接不通，通信数据接收不到，通信线路误码率高，通信网络规程不匹配，通信网络设备连接不上等问题，这时一台操作简单方便、体积轻巧、接口丰富、人机交互界面简洁、成本低廉的手持式通信线路质量分析仪器误码仪成了网络维护人员不可缺少的设备，误码分析仪给工程实际应用带来了极大的便利。随着通信测试技术的发展，通信测试仪器表现出一些共同的发展趋势和特点。首先，测试设备的软件化，智能化程度正在提高。其次，由于通信技术

12、的发展迅速，同时通信测试仪器相对比较昂贵，考虑到投资费用问题，就要求仪器开发商必须考虑测试设备的测试功能，针对相应领域及成本问题。另外，小型便携化的设计思想是网络测试设备发展的又一个趋势和特点。由于网络测试的移动性，需要在同一个网络的不同测试点进行测试，或者测试物理距离跨度较大的网络，这都要求网络测试仪器朝着小型化、便携式的方向发展。便携式通信测试仪器以现场施工和运行维护使用为主要目的，它不强调追求测试功能的完备性，而重点考虑的是实用性和方便性。基于FPGA的智能误码测试仪就是基于实用、方便、经济方面的要求来进行设计开发的。基于FPGA的误码测试仪相对于传统的误码测试仪的优点在于其FPGA的内

13、部逻辑功能是通过向内部静态存储器单元加载配置数据来实现的。它采用现场可编程门阵列(FPGA)作为核心器件，再升级和可移植能力强。其配置文件决定了逻辑单元的逻辑功能以及模块间或与IO间的连接，并最终决定了FPGA所实现的功能。FPGA的这种结构允许多次编程，并享有快速有效地对新设计进行优化的灵活性，故现今的通信系统大量采用FPGA作为系统的核心控制器件。此外，FPGA还具有静态可重复编程和动态系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改。这样就极大的提高了电子系统设计的灵活性和通用性。现今的数字通信系统大量采用FPGA作为系统的核心控制器件。将物理层上的各协议层的功能集中：至UFP

14、GA内部实现，提高了系统的集成度，同时也减少了硬件和软件设计的复杂度。因此利用FPGA作为设计误码仪的主要芯片成为最适合的设计案。12 国内外研究现状误码分析仪作为数字通信系统验收、维护和故障查询的理想工具，广泛应用于同轴电缆、光纤、卫星及局间中继等符合CEPT(Confederation of European Postsand Telecommunications)数字系列通信系统传输质量的监测H1。目前误码分析仪的工作模式已发展到如下4种：1、分析仪模式。分析仪模式主要应用于在线检测。2、发生器模式。发生器模式可以产生各种帧信号，也可在n个(n=l-31)时隙中发送PRBS(PsedoR

15、andom Binary Sequence)测试码或用户编程字。3、分析仪发生器模式。分析仪发生器模式相当于码发生器与误码分析仪的结合，用于中断业务远端环回的测试。本课题研究的误码仪属于此类。4、直通模式。直通模式用于插入式的测试，可在n个n=(1-31)时隙中插入测试码型，并对被测时隙的告警和误码进行分析，而其余时隙仍在正常通信。从误码仪接入方式或测试方式看，通常采用两种方式：一种是断线测试：另一种是在线监测。所谓断线测试，是指在中断业务传输的情况下，由误码仪对系统进行实时误码测试。这种断线测试方式的实质是对系统运行质量进行时域取样检测。根据断线测试期间(即取样检测时间内)测得的数据，来推断

16、或估计系统传输业务时的运行质量。当系统运行稳定、系统误码平稳随机且前后独立等概率的情况下，只要测试时间或统计时间足够长，断线测试获得的数据是能够以较高的精度和较大的可信度反应系统的运行质量的。但是，在许多情况下，系统的误码并不是平稳随机的，而会出现缓慢的随机波动。这样，不同的测试时间和不同的统计周期，获得的测试数据可能会有一定的差别。此时，断线测试获得的数据就不能很好地反映系统传输业务时的运行质量。这是断线测试的局限性，要实时了解系统长期运行期间的质量情况，需要对系统进行在线误码监测。所谓在线监测，是指在不中断业务运行的情况下，利用系统总码流中的固定样码或冗余码对系统误码进行实时在线监测。与断

17、线测试相比，在线监测具有如下优点：1、由于在线监测与系统加载运行同时进行的，统计时间不受限制，因而测试结果具有较高的精度和较好的可信度。2、在线监测不需要中断业务传输，就可以维护任务时了解到系统运行的质量水平及其变化情况，从而大大提高了系统维护的透明度。3、在线监测不需要中断业务传输，因此不会影响系统的服务时间，从而会给系统的运营者带来明显的经济效益。4、在线监测能够统计和记录系统长期加载运行时的误码情况，从而可以积累和提供系统运行的第一手资料，以便对系统的研究和设计改进提供可靠的资料依据。目前传统的误码测试仪主要是国外产品，以安捷伦Agilent E7580A 2M误码测试仪来说，目前市场价

18、格在20000元/台左右，操作复杂，价格昂贵。还有Agilent公司的N4906B串行误码率测试仪等。国内典型设备有信息产业部电子第四十一研究所的AV系列误码测试仪，如AV5235，AV5231，AV5232等。总的来说，国外的产品功能比较完善，但其价格也相对较高；而国内厂家的产品信号处理速度相对较低。下表是国内外一些设备的性能特点。表1.1误码仪性能特点型号特性公司ProBER2识别2Mbs信号的频率，电平，脉冲波形，抖动等美国安捷伦公司AgilentN4906B95 Gbs到125 Gbs的码型发生器和误差检测器快速位模式同步预定义标准兼容模式(SonetSDH以太网PC总线)直观用户界面

19、、Windows XP操作系统、触摸屏体积小巧可节省-T作台和机架空间LAN、USB 20、GPIB端口SunLite E12048Mbps发送和接收及外部时钟El比特差错率测试电平和频率测试取出和插入功能(N或M64)VF监测和分析可编程发送帧字G821、G826和M2100分析告警产生误码插入传输时延测晕Sunri srtelcom(美国胜利电讯公司)AV5233Cl3次群，NRZRZAMIHDB3可在线测试、汉显、打印依爱电子(安徽蚌埠41所)AV5235可在线测试、告警、时隙显示，NX64KbS信道测试AV5232E适用16326412825651210242048KbS数据测试可在线

20、测试，汉显，机内带打印13 系统仿真所应用的技术131 FPGACPLD技术及应用以上所设计的误码检测系统是利用FPGACPLD技术来建模实现的。究竟什么是FPGACPLD，为什么要用这种技术，它具有什么优点，下面将对FPGACPLD技术进行简要的概述。FPGA(现场可编程门阵列)与CPLD(复杂可编程逻辑器件)都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件的基础之上发展起来的。同以往的PAL、GAL等相比较，FPGACPLD的规模比较大，适合于对时序、组合等逻辑电路应用场合，它可以替代几十甚至上百块通用IC芯片。这样的FPGACPLD实际上就是一个子系统部件。这种芯片具有可编程性和实现

21、方案容易改动的特点。由于芯片内部硬件连接关系的描述可以存放在磁盘、ROM、PROM或EPROM中，因而在可编程门阵列芯片及外围电路保持不动的情况下，换一块EPROM芯片，就能实现一种新的功能。FPGA芯片及其开发系统问世不久，就受到世界范围内电子工程设计人员的广泛和普遍欢迎。132 关于FPGACPLD的优势高速和高可靠是FPGACPLD最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。在高可靠应用领域，如果设计得当，将不会存在类似于CPU的复位不可靠和PC可能跑飞等问题。CPLD和FPGA的高可靠性还表现在，几乎可将整个系统下载于同一

22、芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。与ASIC设计相比，FPGACPLD显著的优势是开发周期短，投资风险小、产品上市速度快，市场适应能力强和硬件升级回旋余地大，而且当产品定型和产量扩大后，可将在生产中达到充分检验的VHDL设计迅速实现ASIC投产。本系统所用的程序编辑软件以及所用的集成芯片都是Altera公司的产品。第2章 误码测试技术在这一章里将对误码测试原理进行详细介绍，首先介绍了误码的基本概念、误码性能参数和误码产生的原因；其次，对误码测试原理进行了详述：21 误码的基本概念211 误码简述随着数字通信突飞猛进的发展，与此同时，其传输的可靠性则显得尤为重要。误码

23、特性是数字通信系统的重要特性之一。对二进制数字信号来说，误码的基本概念是：在传输系统的发送端发送“1”码时，在接收端收到的却是“0，而当发送端发送“0”码时，接收端收到的却是“1码。这种收发信码的不一致就称为误码。误码影响数字传输系统的传输质量，使音频信号发生失真，使数据信号丢失信息，产生不准确信息或减少传输量等。因此，误码一直受到业内的普遍重视，许多科技人员对其进行了长期的研究与实验。误码是影响数字通信系统最重要的因素，因为误码直接破坏了信息传递的正确性。误码对数字网中的任何信息都会产生影响。目前，普通电信业务中占90甚至95以上是电话业务，误码对电话业务的损害最终反映为话音中出现噪声，影响

24、了通话质量；在语音通信中，随机误码的效果不过是听筒中的嗒嗒声，对通信质量的影响不大。而数字通信中信息本身几乎没有冗余度，误码的影响很明显，通常需要用纠检错编码和重发等办法加以解决。212 误码性能参数在实际系统工作时，由于无线电和卫星系统的传播效应、电磁干扰和随机传输模式的影响，系统性能可能会随时间发生变化。为了满足测量要求，在实际中通常采用误码性能参数来表示系统的误码性能，采用超过每个阈值的时间百分数来表征。通过测量可判断出该系统的优劣，并且可以根据误码性能指标判别出传输系统问题出现在哪个段落。具体来说有下列指标：误码个数记录：以发送端的二进制数和接收端的二进制数逐比特比较凡属相异的即为误码

25、，可在短时间内判断出该系统的优劣。劣化分(DM)：每次测量时间To=1分钟，门限平均误码率Pe=10-6，当分钟平均误码率低于这一门限值时称为劣化分钟，见式(21)： (21)严重误码秒(SES)：每次测量时间To=1秒，门限平均误码率Pe=10-3，当秒平均误码率低于这一门限值时称为严重误码秒，见式(22)： (22)误码秒(ES)：每次测量时间To=1秒，门限平均误码率Pe=0，量周期内只要出现误码就称为误码秒，见式(2-3)： (23)无误码秒(EFS)：每次测量时间瓦=1秒，门限平均误码率Pe=0，时间内未出现一个误码，则称该秒为无误码秒，见式(2-4)： (24)平均误码率：是在一段

26、相当长的时间间隔内，传输系统出现误码的概率，见式(25)： (25)在数字通道中，误码率反映的是所产生的误码的多少，是针对一定时间的统计数值。因此在测量中要求m足够大时才比较准确。在实际系统工作时，如果一个系统在足够长的时间内都具有比要求还低的误码率，则可认为该系统能长期正常工作：如果系统在数秒周期以内具有高的误码率，则认为此系统是不稳定的而“不可利用”。G82l判据定义了可利用时间，并指出了误码性能指标的计算过程：根据总测量时间Z，误码测试仪减去不可利用时间周期，即误码率比10-3差的10秒或更长的周期，可以得到可利用时间(SAVAIL秒)。在余下的可利用时间内，累计有误码的秒作为误码秒(E

27、S)被记录，同时将误码率比10-3更差的任何秒作为严重误码秒(SES)被累计，余下的无严重误码秒周期一起被放入60秒的信息编组中，而平均误码率比10-6差的任何秒都归类为劣化分(DM)，计算流程如图2.1所示：图2.1 误码率计算流程图22 误码检测原理误码测试仪是一种常用的通信仪器，广泛用于电子电路、通信和教学实验等领域。其基本原理是通过对经过被测系统的序列和原序列进行逐位比较，从而得到误码数。基本原理如图2.2。图2.2 误码检测基本原理这里的被测系统是指广义的信道，它不仅包括传输媒质、还有调制解调器、交换设备等，因而检测误码可以了解整个数据传输系统的传输性能。误码的产生不仅仅只是线路上的

28、码间串扰和噪声干扰引起，系统的接收、发送设备以及其它部分都可能引起误码。从图2.2知，误码测试系统主要由发送(测试码产生器)和接收(误码检测)两部分组成。发送部分完成系统需求的各种伪随机码产生、发送功能，误码插入功能。该模块根据操作人员设定的码元类型以及发送速率发送供系统测试用的比特流。要求能发出标准的数据信号作为测试信号，代替实际线路中的传输信号送到被测系统中。接收部分要求能产生与发送部分完全相同的数据信号,用以和接收到的信号逐位比较,比对过程如图比对过程如图2.3所示： 图2.3 数据比对原理图从图2.3可以看到，从信道传递到接收机的序列通过异或门与接收机产生的序列进行对比，若相同，则输出

29、为O，若不同，则输出为“1并计为1个误码，从而得到准确的误码数或误码率。总体来说，误码仪检测的工作过程可概括为以下几个过程和步骤:(1)以某种方式产生和发送码组相同的码型,以相同相位的本地码组作为比较标准;(2)将本地码组与接收码组逐个进行比较,并输出误码脉冲信号;(3)对误码脉冲信号进行统计,并给出相应的误码率。在对通信系统的性能进行误码检测的设备中，发送部分的码组发生器作为代替数字信息输入的信号源是一种不可缺少的装置。常用的码组发生器有两类：一类是伪随机码发生器，它产生的序列具有接近纯随机数字序列的特性：另一类是规则码发生器。它可通过选择开关或按键来确定规则码的构成。规则码发生器的序列周期

30、一般较短，主要用作单元部件和整机性能的测试序列。而在测量通信系统的误码率时，测量结果与误码测试仪送出信号的统计特性有关，通常认为二进制信号0和l是以等概率出现的，所以从理论上讲，误码仪发码发生器产生的信号以随机序列为最佳，然而随机序列难以重复产生，所以在实际测量时不能用随机序列。考虑到伪随机序列具有类似于随机序列的一些统计特性，同时又便于重复产生和处理，所以一般用伪随机序列来代替随机序列，作为被测系统的测试信号。误码仪收端模块所面临的最主要问题是如何准确地实现本地产生的序列与收到的数据流同步，即比特对齐，这是整个误码仪正常工作的前提。根据本地码组发生器的构成方式不同，将误码检测器分为以下几种类

31、型：(1)帧同步式的误码检测器这种误码检测器的基本原理是在测试序列中插入帧同步码组，在接收端进行帧同步识别，并依靠帧同步信号控制本地码发生器，产生与测试序列相位一致和起止位置一致的本地码组。(2)随机同步式误码检测器这种误码检测器不需要帧同步系统，当然也就不需要在发端插入帧同步码组。它的基本原理是将接收到的m序列的部分子序列写入本地码发生器的各级，就能使本地码和接收码保持同步。为了在建立同步后，保持同步的稳定性，设置一个写入控制门。让接收码寄存器的自序列在写入本地码发生器前必须先经过写入控制门。只有在子序列无误码和本地码失步的情况下，控制门才打开。(3)收发自检式误码检测器它的特点是：本地码组

32、直接由发送码组给出，不需要另外设置本地码组发生器。在误码检测器中，同时将发送码组和接收码组进行比较。这种检测方式要求发送码组和接收码组在同一地点，因此只能用于室内测试。这种设备的码组产生器和误码检测器可做在同一套装置上，电路较为简单。测试时，将发送码组分为两路：一路送给被测通信系统；另一路送给误码检测器。由于接收码组和发送码组到达误码检测器的时间不同，存在延时误差，因此需要对发送码组进行延时调整，以便使两路码组信号的相位一致。(4)逐位检测式误码检测器逐位误码检测器的基本工作原理是：本地m序列发生器产生的m序列和所接收的m序列进行逐位比较，若两个m序列同步，则比较器输出传输误码；若两m序列不同

33、步，则比较器输出的是由于失步造成的误码。由于失步造成的误码较大(根据m序列的特性，其误码率应为O5)，因此可根据误码率门限来区分检测系统是否失步，若失步，则让本地m序列发生器等待一个位时钟周期，依次逐位比较，并逐位控制本地m序列发生器的等待时间，直至两序列完全同步为止。本系统用的是逐位检测同步法。第三章 系统总体设计31 总体方案设计3.1.1 系统需求分析文章的目的为设计出一台可实际操作运行的误码仪设备，由于是基于FPGA的设计，系统具有很高的集成度和可扩展性，并可以随时升级，在设计的功能上可以随时删减和调整。经过分析，整个设计的基本功能需求如下：测试速率：2MHz。测试码型： 215-1位

34、伪随机序列码 HDB3码编解转换；基于液晶屏的显示；误码率计算以上的各个功能经过软件编程仿真及综合后，所消耗u洛(逻辑单元)大概在2000个左右。因此需选用具备足够LES(逻辑单元)的FPGA芯片进行设计。整个设计有三个子系统：发送子系统、接受子系统、SOPC系统。误码仪发送子系统完成误码测试中伪随机测试码的发送基本功能，需要完成系统要求需如下基本功能模块：2151伪随机码产生模块；误码插入模块；HDB3码型编码模块。误码仪接收子系统，需要完成如下几个功能模块：HDB3码型解码模块；同步时钟提取模块；伪随机测试码同步模块。SOPC系统完成的功能：误码统计及误码率运算程序；LCD信息输出；灌码控

35、制开关功能。3.1.2 系统总体方案设计根据系统需求制定了系统总构架框图，选用大规模可编程门阵列芯片FPGA作为主控芯片，利用EDA软件设计FPGA的外围电路和必要的功能电路。采用模块化结构不仅方便了调试和维护工作，而且提高了CPU的工作效率和系统运行的可靠性。误码测试仪整体框图如图3.1所示发送部分HDB3编码误码插入M序列发生器待测系统时钟电路 接收部分 灌码序列同步位同步HDB3解码灌码控制,误码计算,显示SOPC系统 图3.1 误码测试仪整体框图第四章 各个模块设计4.1 时钟模块设计时钟是整个设计中不可缺少的一环，数据的产生，发送，接受以及计数等等，都需要有一个基准的系统时钟模块来提

36、供所需要的时钟信号，时钟模块由锁相环与时钟分频模块组成。l 该模块由QuartuslI的MegaCore(设计库)功能自动生成，用于例化内部PLL(锁相环)，实现所需的倍频功能。可以将50MHz时钟8/25倍频到16MHz作为内部数据处理时钟。图4.1为系统生成的PLL框图。图4.1 PLL框图如图所示，inclk0为外部有源晶振提供的50MHz时钟信号输入，经过PLL产生co和c1两个时钟信号，其中co与inclk0相同，为50MHz，c1为inclk0的8/25倍频，为16MHz。方框内表格各项内容分别为信号名称，信号倍率，信号相位，占空比。通过Quartus软件仿真得到时序仿真波形图如图

37、4.2所示：图4.2 PLL时序仿真波形图l 8分频模块设计在系统中码元速度为2Mb/s，需啊设计一个8分频器将16M时钟信号分频为2M，8分频器的设计用VHDL语言描述如下：library ieee;use ieee.std_logic_1164.all;entity fenpin_8 isgeneric(DWIDTH:integer:=8); port( clkin : in std_logic; clkout :out std_logic );end fenpin_8;architecture rtl of fenpin_8 issignal temp :integer range DW

38、IDTH-1 downto 0;begin process(clkin) begin if(clkinevent and clkin=1) then if temp=7 then temp=0; else temp=temp+1; end if; end if; end process; process(temp) begin if tempDWIDTH/2 then clkout=1; else clkout=0; end if; end process;end rtl;生成元件端口图如图4.3所示，其中c0为16M时钟，clk为2M时钟。图4.3 8分频生成元件端口图通过Quartus软件

39、仿真得到时序仿真波形图如图4.4所示，图中端口与图4.3对应。图4.4 8分频时序仿真波形图4.2 m序列伪随机信号发生器模块设计4.2.1 m序列的介绍和产生原理许多通信理论都建立在这样一个假设上，原始的信源信号为0,1 等概且相互独立的随机数字序列。这类码序列的最重要的特征应是具有近似于随机信号的性能。也可以说具有与噪声相似的性能。 但是，真正的随机信号和噪声是不能重复再现和产生的。 所以只能产生一种周期性的脉冲信号来近似随机噪声的性能，即伪随机序列。本方案中采用的伪随机序列是m序列。m序列码也称伪随机序列码，其主要特点是：（1）每个周期中，“1”码出现2n-1次，“0”码出现2n-1次，

40、即0、1出现概率几乎相等。 （2）序列中连1的数目是n，连0的数目是n-1。（3）分布无规律，具有与白噪声相似的伪随机特性。由于具有这些特点，m序列码在通信、雷达、系统可靠性测试等方面获得了广泛地应用。m序列码发生器是一种反馈移位型结构的电路，它由n位移位寄存器加异或反馈网络组成，其序列长度M2n-1，只有一个多余状态即全0状态，所以称为最大线性序列码发生器。由于其结构已定型，且反馈函数和连接形式都有一定的规律，因此利用查表的方式就设计出m序列码。列出部分m序列码的反馈函数F和移存器位数n的对应关系。如果给定一个序列信号长度M，则根据M2n-1求出n，由n查表便可以得到相应的反馈函数F。图4-

41、5示出的是由n级移位寄存器构成的码序列发生器。它由n个二元存储器和模2开关网络组成。二元存储器通常是一种双稳态触发器，它的两种状态记作“0”和“1”，其状态取决于时钟控制下输入的信息(“0”或“1”)，例如：第i级移位寄存器状态决定于前一时钟脉冲后的第i-1级移位寄存器的状态。图4.5图中C0、C1Cn均为反馈线，其中C0=Cn=1，表示反馈连结。因为m序列是由循环序列发生器产生的，因此C0和Cn肯定为1，即参与反馈。而反馈系数C1、C2Cn1若为1，参与反馈，若为0，则表示断开反馈线，即开路、无反馈连线。 一个线性反馈移位寄存器能否产生m序列决定于它的反馈系数Ci(C0Cn的总称)。反馈系数

42、Ci是以八进制表示的。使用该表时，首先将每位八进制数写成二进制形式。最左边的1就是C0(C0恒为1)，从此向右，依次用二进制数表示C1、C2Cn。有了C1、C2值后，就可构成m序列发生器。4.2.2 m序列发生器设计 其中FPGA内核中m序列发生器的设计思想采用移位寄存器理论，并根据本原多项式来获得m序列移位寄存器的反馈逻辑式： 其中cn-1-iGF(2)是反馈系数，xiGF(2)是每位寄存器的状态。这样，结合cyclone系列FPGA芯片EP1C12-240PQFP的结构特点，就很容易实现反馈移位寄存器的逻辑功能。图4.6 m 序列发生器图该电路中共有15个移位寄存器(由D触发器构成),当出

43、现意外使得所有的D触发器都输出0时,在4个与门和1个与非门的作用下使得第一级触发器低电平置位端为0, 从而输出为1,跳出了m序列不允许的全0状态, 实现了自启动功能.可以防止所有的D触发器都输出0而进入死循环,实现自启动是这个电路的最大特点.下图4.7为码型为215-1位的伪随机序列码的波形仿真图，图中的信号输入输出端子的定义与图4.6中的对应：图4.7 伪随机序列码的波形仿真图4.3 手动误码插入模块设计发送端另外一个重要的功能是实现误码插入。也就是人为的在发送序列中插入已知插入频率的误码信号，然后在接收端检测这些误码，最后可以将检测的结果与发送端己知的插入频率进行比较，以判断通信系统的误码

44、性能。这也是检测通信系统性能的重要方法之一。最终输出的码型NRZ_1则是加入了手动误码按钮扫描模块输入控制，当手动误码指令key为1时将一个伪随机码反相，也就是将当时的寄存器输出的值经过一级非门，从而实现了插入1个比特的误码。当手动误码指令key为0，传递的伪随机码不变。内部结构框图如图4.8所示图4.8 误码插入结构图通过软件仿真得到功能仿真波形图如图4.9所示：没按键加误码，有一个时钟周期的延迟.图4.9 不按插入误码键的时序仿真用一个时钟周期的高电平模拟一次按键，手动加误码，时序仿真如下图4-10:图4.10 按下插入误码键加入误码的时序仿真4.4 位同步模块设计位同步子模块用于提取和跟

45、踪位同步时钟，码元的位同步时钟在接收码元的时候首先被提取出来，它是传输速率的标志。本设计中，采用码元边沿触发的方式来获取码元的位时钟信息。边沿触发方式就是采用码元的上升沿或者下降沿作为触发信号，对分频计数器进行复位，而分频计数器的时钟输入端由本地高速时钟提供，要求高速时钟频率比码元速率要高出N倍，因此分频计数器的分频值则为N，N越大提取出来的同步位时钟相位差越小。位同步模块设计电路如图4.11所示:图4.11 位同步电路波形仿真图图如图4.9所示：高速时钟频率采取16M，2M端口为原时钟，高速时钟频率比码元速率要高出8倍，因此分频计数器的分频值也采取8，Rclk为同步出来的时钟，与原2M时钟相

46、比，相位相差1/4。图4.9 位同步波形仿真4.5 HDB3编解码器设计HDB3(High Density Bipolar三阶高密度双极性)码是在AMI码的基础上改进的一种双极性归零码，它除具有AMI码功率谱中无直流分量，可进行差错自检等优点外，还克服了AMI码当信息中出现连“0”码时定时提取困难的缺点，而且HDB3码频谱能量主要集中在基波频率以下，占用频带较窄，是ITU-TG.703推荐的PCM基群、二次群和三次群的数字传输接口码型,因此HDB3码的编解码就显得极为重要了。4.5.1HDB3编解码原理 要了解HDB3码的编码规则，首先要知道AMI码的构成规则，AMI码就是把单极性脉冲序列中相

47、邻的“1”码(即正脉冲)变为极性交替的正、负脉冲。将“0”码保持不变，把“1”码变为+1、-1交替的脉冲。如：NRZ码：1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1AMI码：-1 0 0 0 0 +1 0 0 0 0 -1 +1 0 0 0 0 -1 +1HDB3码是一种AMI码的改进型，它的编码原理可简述为，在消息的二进制代码序列中： (1)当连“0”码的个数不大于3时，HDB3编码规律与AMI码相同，即“1”码变为“+1”、“-1”交替脉冲； (2)当代码序列中出现4个连“0”码或超过4个连“0”码时，把连“0”段按4个“0”分节，即“0000”，并使第4个“0”

48、码变为“1”码，用V脉冲表示。这样可以消除长连“0”现象。为了便于识别V脉冲，使V脉冲极性与前一个“1”脉冲极性相同。这样就破坏了AMI码极性交替的规律，所以V脉冲为破坏脉冲，把V脉冲和前3个连“0”称为破坏节“000V”； (3)为了使脉冲序列仍不含直流分量，则必须使相邻的破坏点V脉冲极性交替； (4)为了保证前面两条件成立，必须使相邻的破坏点之间有奇数个“1”码。如果原序列中破坏点之间的“1”码为偶数，则必须补为奇数，即将破坏节中的第一个“0”码变为“1”，用B脉冲表示。这时破坏节变为“B00V”形式。B脉冲极性与前一“1”脉冲极性相反，而B脉冲极性和V脉冲极性相同。如：NRZ码：1 0

49、0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1AMI码：-1 0 0 0 0 +1 0 0 0 0 -1 +1 0 0 0 0 -1 +1HDB3码：-1 0 0 0 -V +1 0 0 0 +V -1 +1 B0 0-V +1 -1 4.5.2 HDB3编码 HDB3码生成电路主要是由4连零V取代码变换器，B取代码加入器、(一)输入器及双极变换器组成如图4.10所示：图4.10 HDB3码生成电路PCM 二元单极性信息码流经4连零V取代码变换器，使大于或等于4个连零码中的第四个零码用V取代码来代替。当相邻V取代码闻原始信息码为偶数时很难保证V取代码与前面相邻传号码同极性，四此

50、这时需将4个连零码流中的第一个零码加B取代码，这由B取代码加入器来完成 PCM+V信息码流经过B取代码加入器后，将输出B码或零码(取决于相邻v码间码数的奇偶性)，再和PCM+V码流相加即可输出PCM+V+B含取代码的信息码流、最后经过双级性变换即可输出HDB3信息码。（1）4连零V取代码变换器4连零V取代码变换器是由三级移位寄存器D1、D2、D3、或门A、检测与门B、非门C组成(如图4.11所示)。当信息码流PCM经过或门A和三级移位寄存器D1、D2、D3、后，即可将码流中的前3位码记忆于寄存器中，当信息码中前3为零，而第4个零码来到时=1，检测门B输出=1，显然此时的1码并非是信息码流中的1

51、码，而是人为的假码称取代码V。经过4连零V取代码变换器后，输出PCM+V含取代码的信息码流。图4.11 4连零V取代码变换器（2）B取代码加人器B取代码加入器是由JK奇偶检出电路、或门A、与门B1和B2、非门C及D触发器组成。由前所述，当相邻取代码V间的原始传号码为偶数时，需将4连零码中的第一个零码用取代码B来代替，但是由于设计一个能区分取代码V(士1码)和传号码(士1码)的计数逻辑电路比较复杂，为简化电路将相邻取代码V中的一个V也参与计数，显然，此时当相邻取代码V间的传号为奇数时(含其中一个取代码)，应加B取代码。为了记数，首先将PCM+V a=1信息码流变换成a=05PCM+V 信息码流，

52、这由B1与门完成。奇偶检出电路的奇偶计数是否加取代码B应在相邻取代码V间进行。显然奇偶检出电路计数前清零应选在取代码V结束时刻，奇偶检出电路计数结束时刻应选在下一个取代码V开始时刻，例如：当JK奇偶检出电路检出的是奇数时，Q=1，它和取代码V一起送到B2与门判断，输出1码(B取代码)：当奇偶检出电路检出是偶数时Q=0，B2与门输出是0码，PCM+V信息码流与B码相加，即可输出含取代码V，B的PCM+V+B信息码流 其变换波形如图4.12所示图4.12 B取代码加入器（3）双极变换逻辑电路双极变换逻辑电路是由或门A、T触发器，判决正、负脉冲与门B1和B2及阻塞振荡器组成，见图4.13所示。单极性

53、PCM+V+B信息码流通过或门A 触发T触发器使其输出端Q和分别和PCM+V+B相与，可检出正、负交替脉冲，通过阻塞振荡器最后输出正负交替脉冲。值得一提的是此脉冲满足不了取代码V与前相邻传号码(或B取代码)同极性的要求只要在4连零V码前加一个脉冲，使T触发器“空翻”转次(此脉冲不参与正、负脉冲与门B1和B2判别)，这样V脉冲来时触发T触发器，经正、负脉冲与门B1和B2的判别恰好保证了取代码V与前相邻的传号码(或B取代码)同极性，经过倒相和移一位的取代码脉冲，正好对准4连零码中的第二个零码，将其倒相后得到的脉冲，随同PCM+V+B信息码流同时送入或门A，触发T触发器，此时Q 和和PCM+V十B相

54、与得到的正、负脉冲经阻塞振荡器输出即可生成HDB3码流。图4.13 双极性变换电路 4.5.3 HDB3解码虽然HDB3 码的编码规则比较复杂,但译码却比较简单. 从编码原理可以看出,每一破坏符号总是与前一非“0”符号同极性. 据此,从收到的符号序列中很容易找到破坏点V,于是断定V 符号及其前面的3 个符号必定是连“0”符号,从而恢复4个连“0”码,再将所有的+1 、- 1 变成“1”后便得到原信息代码. 其解码电路就是完成上述编码的逆处理,首先将单路双极性HDB3 码码流转换成正、负极性分开的两路单极性+ HDB3 和- HDB3 信号,然后检出插入的V 脉冲和B 脉冲, 将取代码“000V

55、”或“B00V”还原成原信息“0000”. 图4.14 HDB3译码电路功能方框图（1） RZNRZ变换电路经均衡放大和双单变换后的HDB3码，首先经过RZNRZ变换，将5O 占空比的归零RZ码变换为符合逻辑要求的不归零NRZ码，其实现电路如图4.15图4.15 RZNRZ变换电路（2） V检测电路的设计V脉冲检出电路主要由一个JK触发器加组合与非门来完成，其实现电路如图3所示。当无V脉冲出现时，正常传号H在输入的正负脉冲中交替出现(正脉冲出现的传号为1+ 负脉冲出现的传号是1-)，输出V1端无脉冲输出。当V+脉冲或V-脉冲出现时，正脉冲或负脉冲序列会连续出现两个脉冲。当连续出现的第二个脉冲(

56、V脉冲)到来时，若该脉冲为真正的V脉冲，则V1(对应B00V或000V取代节的第二和第三位)就会输出一个负脉冲，该负脉冲称为V脉冲标志，作为扣除B、V脉冲用。图4.16 V脉冲检出电路图4.16的V脉冲检出电路中，JK触发器Q端的输出信码和D触发器输出H+脉冲经过一个与非门后，就把符合交替变号的H+脉冲扣除了，与非门的输出信码中就只有V+脉冲；同理，当JK触发器Q端输出信码和H一脉冲经过一个与非门后，输出也只有V-脉冲。可见，JK触发器加组合与非门可以检测出破坏点V脉冲，V1=0时，有破坏点V+脉冲，V2=0时，有破坏点V-脉冲。（3） B、V扣除电路B、V扣除电路包括B脉冲扣除电路和V脉冲扣

57、除电路。V脉冲扣除电路就是将二元码流中的破坏点V脉冲扣除掉。由前面的V脉冲检出电路可知，只有在V脉冲出现的位置上，V1和V2的输出信号才会出现低电平，而其他时候都是输出高电平，所以，让V1和V2信号同时经过一个与门后，就能把V脉冲(包括V+和V一脉冲)都扣除。B脉冲扣除电路的原理是：根据HDB3码译码规则，如果码流中存在B脉冲，它必定在V脉冲前面的第三位。据此可认为，如果检测V脉冲前面的第三位置上不为“0”，则此脉冲为B脉冲；如果检测到“V”脉冲前面的第三位为“0”，那么，此处自然不存在B脉冲，据此可进行B脉冲扣除。电路实现时，将第一部分(RZNRZ变换电路)的输出nrz1和nrz2接人到或门

58、，即让HDB3码中所有的传号都通过；然后，经过相当于V脉冲扣除功能的电路，判断所有传号中如果有V脉冲的存在，就连续输出三个连“0”，其他不存在V脉冲的情况则让所以传号通过。综上所述，可设计出B、V扣除电路的具体电路，如图4.17所示。图4.17 B、V扣除电路HDB3解码电路如图4.18所示.图4.18 HDB3解码设计 仿真图如图4.19图4.19 HDB3编解码波形仿真4.6 序列同步模块及误码检测设计序列是周期序列，测试序列和检验序列的比较应以周期内同一位置作为起点。因此，在序列比较前首先进行序列同步，没有状态同步就进行序列比较是毫无意义的。常见序列同步方法有滑动相关法，序列相关法和SA

59、W器件捕捉法等。但是这些方法都有实现结构复杂，同步时间长等缺点，为了使误码测试仪能在不知发端序列发生器的初始状态的情况下实现序列的快速同步，可以用图4.20所示的序列同步模块中的电路来实现。由于m序列的下一存储器状态组合仅取决于当前的状态组合，启动测量时开关接到A点,来自待测系统的信号灌入到本地m序列发生器，一开始是个开环系统。当15个移存器存满以后，这时开关控制电路将开关转换到B点，使本地码形发生器处于闭环状态，进行正式测量。由于m序列的下一状态仅取决于当前状态，所以如果最初接收到的15个码元都是正确的，那么就认为达到了预同步。采用这一方法的优点是可以大大的缩短序列同步所需的时间。图4.20

60、 序列同步模块及误码检测波形仿真如下两图图4.21 不加误码时序列同步及误码检测时序仿真图4.22 加误码时序列同步及误码检测时序仿真4.7 误码计数和显示模块误码计数和显示均有SOPC来实现。SOPC的CPU采用32位F型，RAM采用内部例化的4M大小ON-CHIP，一个JTAG调试控制器，LCD1602控制器，一个时钟用于显示周期，SYNC为灌码使能端，一个外部中断计数端口和INT0中断端口。SOPC的设计如下图：图4.23 SOPC设计控件添加图当SYNC输出高电平时，灌码模块开始灌码，同时灌码计数器开始计数。当15个码灌完后，计数器输出一个上升沿引发CPU的INT0中断，使SYNC输出

61、低电平，灌码模块灌码结束。JISHU中断模块设置为当误码检测输出端每输出一个上升脉冲，中断一次，使误码数data加一，即每有一个误码，data值加一。TIMER时钟模块设置为每0.5秒中断一次，读一次data值，用于计算误码率。4.8 小结本章是整个设计的核心部分，在上一章的总体设计基础上，本章进行了详细的分模块的设计，FPGA的优势在这里得到了体现，可以通过下载线缆进行实时在线的调试，每个模块分别调试，模块的设计以及调试可以详细至门电路一级。图4.24 总体设计图第五章 软硬件开发环境介绍 5.1 FPGA硬件开发板介绍HSNIOS2C8 V3.0NIOS 开发套件，产品功能如下：1提供完整的Altera FPGA软硬件开发实现平台2提供基于NIOS IDE HAL de UCOS （LWIP）应用开发实现平台3外设资源：SDRAM，FLASH4良好的扩展性能，开发板引出了NIOS系统Avalon总线和未使用的FPGA IO引脚，组合成80芯的扩展接口。5板上预留了LCD1602接口6配置端口：板上有2个配置端口，一个是AS配置端口，一个是JTAG配置端口。AS端口用来配置EPCS器