EDA技术及应用EDA技术及应状态机图

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1、第第5 5章有限状态机设计章有限状态机设计 5.1 概述概述5.1.1 5.1.1 关于状态机关于状态机状态机就是事物存在状态的一种综合描述。状态机就是事物存在状态的一种综合描述。 VHDL综合器易于优化综合器易于优化 易构成性能良好的易构成性能良好的时序时序逻辑模块逻辑模块 结构模式简单、层次分明、易读易懂、易排错结构模式简单、层次分明、易读易懂、易排错6.1.2 状态机的特点：状态机的特点： 运行模式类似于运行模式类似于CPU，易于进行顺序控制，易于进行顺序控制 利用同步时序和全局时钟线可实现高速利用同步时序和全局时钟线可实现高速FSM 高可靠性，非法状态易控制高可靠性，非法状态易控制 5

2、.2 5.2 一般有限状态机的设计一般有限状态机的设计5.2.1 5.2.1 一般有限状态机的组成一般有限状态机的组成 （）说明部分）说明部分 说明部分中使用说明部分中使用TYPETYPE语句定义新的数据类型，此数据类语句定义新的数据类型，此数据类型一般为枚举类型型一般为枚举类型 例如：例如： TYPE state_type IS (start_state, run_state, error_state)； SIGNAL state: state_type； 说明部分一般放在结构体的说明部分一般放在结构体的ARCHITECTUREARCHITECTURE和和BEGINBEGIN之间。之间。（）

3、时序进程）时序进程时序进程是指负责状态机运转和在时钟驱动下负责状时序进程是指负责状态机运转和在时钟驱动下负责状态转换的进程。作为状态机的态转换的进程。作为状态机的“驱动泵驱动泵”。（3）组合进程）组合进程组合进程的任务是根据外部输入的控制信号，和当前组合进程的任务是根据外部输入的控制信号，和当前状态的状态值确定下一状态的去向，以及确定对外输状态的状态值确定下一状态的去向，以及确定对外输出或对内部其他组合或时序进程输出控制信号的内容。出或对内部其他组合或时序进程输出控制信号的内容。（4）辅助进程）辅助进程 用于配合状态机工作的组合进程或时序进程，例如为了用于配合状态机工作的组合进程或时序进程，例

4、如为了完成某种算法的进程；或用于配合状态机工作的其他时完成某种算法的进程；或用于配合状态机工作的其他时序进程，例如为了稳定输出设置的数据锁存器等。序进程，例如为了稳定输出设置的数据锁存器等。 clk in (00)st0st1st2st3Rest=1 clkin (00)Out=(00)Out=(01)Out=(10)Out=(11)In= (00)In= (00)clk in (11)In= (11)clk in (11)In= (11) 设计实例设计实例 1st0inoutst0000000clkst0Rest=1stxin0000clkst1st1inoutst0000001clkst1

5、Rest=1stxin0001clkst2st2inoutst0110010clkst2Rest=1stxin1110clkst3st3inoutst0110011clkst3Rest=1stxin1111clkst0设计实例设计实例 1clkclkrestreststate_inputsstate_inputscomb_outputss_machinestost2st1st3In1.0state_inputscomb_outputsout1.0设计实例设计实例 1clkclkrestreststate_inputsstate_inputscomb_outputss_machine时序电路时序

6、电路current_statenext_stateclkclk设计实例设计实例 1实例实例2 2即用状态机设计一个即用状态机设计一个A AD D采样控制器。采样控制器。 对对A/DA/D器件进行采样控制器件进行采样控制 P195P195 RCSTATUSD11.0AD574AD574启动时序启动时序20usZ/CS实例实例2对对AD574初始化初始化st0st1st2st3st4打开片选，启打开片选，启动动12位转换位转换采样周期采样周期中等待中等待STATUS=1 :正在转换！正在转换！STATUS=0 :转换结束！转换结束！12位转换数位转换数据输出有效据输出有效由由 LOCK 发发数据锁

7、存信号数据锁存信号AD574采样控制状态图采样控制状态图实例实例2PROCESSREG时序进程PROCESSCOM组合进程PROCESSLATCH锁存器current_statecurrent_statenext_statenext_stateLOCKLOCK状态机状态机FSMFSMFPGA/CPLDFPGA/CPLDCLKCLK CSCS A0 A0 RC RC K12/8 K12/8 STATUS STATUSD11.0D11.0AD574Q11.0Q11.0模拟信号输入模拟信号输入采样数据输出采样数据输出采样状态机结构框图采样状态机结构框图实例实例2ST1A01 000ST2 0CSRC

8、00 0K12/811 1STAUS-OUT ST1 ST2 ST3ST0 0 ST1 ST2ST2STATUS=1 000LOOKSTATUS=0 0 1 1 0ST4ST3 ST4 1 1 1 0ST0ST401ST0LOOK-OUT实例实例2AD574采样状态机工作时序图状态状态2：等待：等待实例实例2st0st1st2st3Rest=1 :clkDatat=(1)Data=(0) Q=(01010)Data=(1) Q=(10000)In= (00) 设计实例设计实例 3st4clkDatat=(0)clkDatat=(1)clkDatat=(0)clkDatat=(1)Data=(0

9、) Q=(10111)Data=(1) Q=(10100)Data=(0) Q=(10011)Data=(1) Q=(10101)Data=(0) Q=(11011)Data=(1) Q=(01001)Data=(0) Q=(01101)Data=(1) Q=(11101)可以从该状态机的工作时序图可以从该状态机的工作时序图6-116-11上清楚看到，上清楚看到，输出信号有许多毛刺。为了解决这个问题，可输出信号有许多毛刺。为了解决这个问题，可以考虑将输出信号以考虑将输出信号q q值由时钟信号锁存后再输值由时钟信号锁存后再输出出，也可，也可用时钟同步输出信号用时钟同步输出信号 设计实例设计实例

10、3Moore Moore 状态机状态机: : 输出是严格的现态函数输出是严格的现态函数Mealy Mealy 状态机状态机: : 输出是现态和输入函数输出是现态和输入函数我们主要学习从信号区分的两种状态机我们主要学习从信号区分的两种状态机 交通管理器的功能交通管理器的功能 十字路口交通管理器设计7.2.3 交通管理器的设计交通管理器的设计Moore Moore 图图次次态态逻逻辑辑状状态态寄寄存存器器输输出出逻逻辑辑输出输出返回信号返回信号现态现态输入输入下下次次状状态态Mealy Mealy 图图次次态态逻逻辑辑状状态态寄寄存存器器输输出出逻逻辑辑输出输出返回信号返回信号现态现态输入输入下下

11、次次状状态态请同学们跟我一起来完成下面的状态机练习请同学们跟我一起来完成下面的状态机练习S1S2S3S400010100001010001010复位信号复位信号RESET=1 RESET=0输入信号输入信号datain=1 datain=0状态输出状态输出s1=0001 S2=0010S3=0100S4=1000MooreMoore型型S1S2S3S41010Datain=1 0001Datain=0 0000Datain=1 0001Datain=0 0010Datain=1 0001Datain=0 1000Datain=1 0100Datain=0 0001MelyeMelye型型复位信号复位信号RESET=1 RESET=0输入信号输入信号datain=1 datain=0状态输出状态输出s1=? S2=?S3=?S4=?设计一个时钟同步状态机，它具有设计一个时钟同步状态机，它具有2个输入个输入(X和和Y)和和1个输出个输出(Z)。如果自复位后。如果自复位后 X和和Y输入为输入为1的数目为的数目为4的倍数，那么输的倍数，那么输出出Z应该为应该为1，否则输出为，否则输出为0。几个简单的状态机几个简单的状态机 S1S2F=X y z=0 x=y=1 f=4*(x+y)Z? S2=?S3=?S4=?1练习练习：