四位串行进位加法器设计

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1、精品文档，仅供学习与交流，如有侵权请联系网站删除集成电路CAD课程设计报告 四位串行加法器设计1串行进位加法器简介1.1加法器 实现多为二进制数相加的电路，称为加法器。根据进位方式不同，有串行进位加法器和超前进位加法器之分。采用串行进位方式 ，优点是电路简单，连接方便；缺点是运算速度不高。 原理：把四个全加器（例如两片74LS183）依次级联起来，便可构成四位串行进位加法器。因此四位串行进位加法器的设计可以分以下两步进行： （1）全加器设计； （2）将全加器级联，构成四位串行进位加法器 （a） （b）图（1）四位串行加法器74831.2 图2为四位串行加法器7483逻辑图图（2）四位串行加法器

2、2 四位串行进位加法器的设计实现：2.1 输出级电路设计与TTL电路兼容驱动10个TTL输出高电平时IoH=20 VoHmin=4.4V输出低点平时IoH=20m VoHmax=0.4V 输出级充放电时间tr=tf计算电路如图3所示以15个PF的电容负载代替10个TTL电路来计算tr、tf输入V为的前一级的输出被认为是理想的输出，即：ViL=Vss,ViH=Vdd计算电流时，负载为电流负载，有拉电流的灌电流。图3（1）CMOS N管（W/L）N的计算：当输入为高电平时（Vi=Vdd）,N管导通后级TTL电路有较大的灌电流输入，此时（表示成对称形式）使方括号中的值和栅电容Cox及电子迁移率un为

3、最小值:(2) CMOS P管（W/P）p的计算IoH=20时有 VoHmin=4.4V tr=tf 以Ioh=20时VoHmin=4.4V的条件计算最坏的情况下Vdd=4.5V,Vohmin=4.4v,Vtp=0.8V, 经计算可得tr=tp的条件计算：CMOS中p=n所以2.2 输入级设计输入电平Vih可能为2.4V（1）拉管P2为了节省面积，同时又能使Vih较快上升，取图4(2)CMOS反向器的P1管此P1管应取内部基本反向器的尺寸（3）CMOS反相器的N管TTL的输出电平在0.4-2.4之间V1*=ViLmax+Vihmin=1.4V式中k=kn/kp,Vdd=5V,Vtn=0.7V,

4、Vi*=1.4V, k=17.162.3 内部基本反相器中各MOS管尺寸的计算内部反相器的负载电容：本级漏极的PN结电容Cpn下级的栅电容Cc1连线杂散电容CsCpn+Cc1=10CsCs :铝线宽5um,长100um，在场区上面，此铝线的电容为Cpn 和Cl：N管 其衬底是P型，所以 NB=21016 cm-3设结深Xi=0.5um R=20/对于P管 Cpn=而CC1可以由：Cc1=10Cs-Cpn求出。下面具体计算N管和P管的尺寸。N管单位尺寸电阻为 ，总电阻为 ，P管单位尺寸电阻为 ，总电阻为 。总电容C=Cpn+Cc1+Cs=Cpn+Cc1Cc1=(Wn+Wp)LCox=10Cs-a

5、WnCpnaWn图 5a为有源区宽度，因为最小孔为3A*3，孔与等晶栅的间距为2，孔与有源区边界的间距为1（1=1.5um），所以a=6=9um上升时间：tr=下降时间：tf= Wp=kWn 2.4 内部逻辑门设计N管放大三倍图62.5 缓冲级的设计（1）输入缓冲级M1M2M3 图7 输入级缓冲器M1为输入级，M2为内部门，M3为缓冲器三输入与非门尺寸：M3负载的栅面积： M2负载的栅面积： 图8扇出系数N=N=加入一级缓冲后，管子逐级放大的尺寸为 =2.597 M3管子尺寸为=36/2 =79/2 内部反相器的尺寸为 n2=21/3=14/2 p2=46.5/3=31/2(2)输出缓冲级M0

6、M1M2缓冲级M1的计算： 图9由 及N的值可得2.6 输入保护电路的设计二极管的有效面积取500mm2图 10工程估算从输入到输出的所有各支路中,只有C3端加入了缓冲级因而增加了延时与功耗,因此估算考虑最坏的情况（1）模型简化四个三输入与非门中只有一个可被选通并工作,而另三个不工作,所以在C3端经三级反相器后,将不工作的三输入与非门等效为负载电容CL1,与非门的两个输入接高电平,只将C3端信号加在反相器上,因此计算X点之后的部分.X点以前的部分CS这一条之路,最后将结果乘以3倍就可以了.图 11输入门输入缓冲门输出缓冲门输出门内部门三输入与非门 图 12（2）功耗计算静态功耗.瞬态功耗,交变

7、功耗,只考虑瞬态功耗PT=CL总fC(VOH-VOL)VDDCL总4路三输入与非门的栅作为前级负载,COX考虑最坏情况,故取 设工作频率（3）延迟估算定义每级反相器，充电时间常数为放电时间常数为：于是,充电时间放电时间u为从低电平充到高电平的归一化电平,u为从高电平放电到低电平的归一化电平。估算中取值 一级反相器的延时为：电路模拟（1）指标要求：输出级 tr=tf（2）指标要求：tpHL25 ns tpLH=25 ns tpLH 25 ns（3）指标要求：fwork=30 MHz 两个译码器的功耗 PD,max=150 mW 即单译码器PD,max=75 mW 3 版图设计版图设计采用了3um,CMOS设计规则。 4 版图检查 1.版图设计规划检查(DRC) 2.电路网表匹配(LVS)检查。管脚排列顺序,使其均匀分布四周考虑了散热原则,两个译码分到中轴线两侧布线紧凑,缩短布线长度,减少高晶硅最小面积大面积接电源。【精品文档】第 8 页