专用集成电路试验指导书

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1、实验一开发平台软件安装与认知实验实验性质 ：验证性实验级别： 必做开课单位： 信息与通信工程学院通信工程系学时： 2 学时一、实验目的：1、了解 Xilinx ISE 9.2/Quartus II软件的功能。2、掌握 Xilinx ISE 9.2/Quartus II的 VHDL输入方法。3、掌握 Xilinx ISE 9.2/Quartus II的原理图文件输入和元件库的调用方法。4、掌握 Xilinx ISE 9.2/Quartus II软件元件的生成方法和调用方法。5、掌握 Xilinx ISE 9.2/Quartus II编译、功能仿真和时序仿真。6、掌握 Xilinx ISE 9.2

2、/Quartus II原理图设计、管脚分配、综合与实现、数据流下载方法。7、了解所编电路器件资源的消耗情况。二、实验器材：计算机、 Quartus II软件或 xilinx ISE三、实验内容：1、 本实验以三线八线译码器（LS74138）为例， 在 XilinxISE 9.2 软件平台上完成设计电路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列 XC2C256-7PQ208作为目标仿真芯片。2、 用 1 中所设计的的三线八线译码器（LS74138）生成一个 LS74138 元件，在 Xilinx ISE 9.2

3、软件原理图设计平台上完成LS74138 元件的调用，用原理图的方法设计三线八线译码器（ LS74138），实现编译，仿真，管脚分配和编程下载等操作。四、实验步骤：1、三线八线译码器（LS74138） VHDL电路设计（ 1）、三线八线译码器（LS74138 ）的 VHDL 源程序的输入打开 XilinxISE 9.2 编程环境软件ProjectNavigator，执行“ file”菜单中的【 NewProject】命令，为三线八线译码器（LS74138 ）建立设计项目。项目名称【Project Name 】为“ Shiyan ” ,工程建立路径为“C:XilinxbinShiyan”，其中“顶

4、层模块类型（Top-LevelModule Type）”为硬件描述语言（HDL），如图 1 所示。1图 1点击【下一步】，弹出【 Select the Device and Design Flow for the Project 】对话框，在该对话框内进行硬件芯片选择与工程设计工具配置过程。各标签具体含义如下：【 Device Family 】：定义所选芯片器件族【 Device 】 : 定义器件名【 Package 】 : 定义器件封装形式【 Speed Grade 】: 定义芯片工作速度等级【 Top-Level Module Type】：定义顶层模块类型【 Synthesis Tool】

5、：定义综合工具【 Simulator 】 : 定义仿真测试工具【 Generated Simulation Language】 : 定义硬件描述语言针对本试验所用开发板我们选择“ CoolRunner2 CPLDs ”系列的“XC2C256-7PQ208”器件作为目标芯片进行仿真，如图2 所示。图 2图 2 的选项卡中 “ simulator”选项，如果选择 xilinx自带的仿真器， 则选择“ ISE simulator”，如果选择第三方仿真软件，则如图所示。完成具体选择后点击【下一步】弹出如图3 所示对话框，2在该对话框内创建文件资源。图 3打开【 New Source 】标签，弹出如图

6、4 所示对话框，在左侧方框中包含了用户可以创建的文件类型，包括以下内容：【 Schematic 】 : 原理图类型文件【 State Diagram 】：状态图类型文件【 Test Bench Waveform 】：波形类型测试文件【 User Document 】：用户类型文件【 Verilog Module 】： Verilog 类型文件【 Verilog Test Fixture】： Verilog语言描述类型测试文件【 VHDL Library 】： VHDL库文件【 VHDL Module】： VHDL类型模块文件【 VHDL Package】： VHDL类型文件封装库【 VHDL

7、Test Bench 】： VHDL语言描述类型测试文件图 4在【 File 】标签下对话框内写入用户自定义的文件名称，标签【Locatior】下显示了新定义文件的创建路径，选中标签【Add to proje】前的对号标记，将新创建的文件74ls138添加到工程“ Shiyan ”中。点击【下一步】，弹出如图5 所示对话框， 在此对话框中输入三线八线译码器（ LS 74138）的的端口信息。3图 5点击【下一步】弹出【New Source Information】对话框，在该对话框内显示了新建文件的属性及信息，如图6 所示。图 6点击【完成】返回资源创建对话框，4图 7点击【完成】标签结束新建

8、工程过程。进入Xilinx ISE文本编辑方式，在文本框中编辑输入3线 8 线译码器的VHDL源程序，如图7 所示：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following lines to use the declarations that are- provided for instantiating Xilinx primitive components.-library UNISIM;-us

9、e UNISIM.VComponents.all;entity ls74138 isPort ( g1 : in std_logic;g2 : in std_logic;inp : in std_logic_vector(2 downto 0);y : out std_logic_vector(7 downto 0);end ls74138;architecture Behavioral of ls74138 isbeginprocess(g1,g2,inp)beginif(g1 and g2)=1) then5case inp iswhen 000=yyyyyyyyy=00000000;en

10、d case;elsey G1,G2 = G2,INP = INP,Y=Y);- * Test Bench - User Defined Section *u1:PROCESSBEGING1=0;wait for 10 us;G1=1;wait for 90 us;G1=0;wait;END PROCESS u1;u2:PROCESSBEGING2=0;wait for 10 us;G2=1;wait for 90 us;G2=0;wait;END PROCESS u2;u3:PROCESSBEGININP=000;wait for 20 us;INP=001;wait for 10 us;I

11、NP=010;wait for 10 us;INP=011;wait for 10 us;INP=100;wait for 10 us;INP=101;wait for 10 us;INP=110;wait for 10 us;INP=111;wait;end PROCESS u3;10- * End Test Bench - User Defined Section *END behavior ;（4）芯片管脚定义如前所述添加用户定义限制文件，如图 14 所示，运行【 Assign Package Pins 】选项卡， Xilinx ISE 将弹出管脚分配窗口，在如图 15，输入各个端口管脚

12、位置并保存，完成芯片管脚定义。图 14图 15（ 5）编译与综合11图16图17运行【 Process for Source】中的【 Implement Design】（图 16）， ISE 将自动完成编译并调用内嵌的综合工具XST完成综合过程，运行结果如图17 所示。编译通过后即自动生成了电路烧录下载文件（*.jed）以及资源消耗报告，通过该报告即可了解所设计电路的资源消耗情况。即设计中使用了几个宏单元（Macrocells ），几个乘积项 (Pterms)，几个寄存器单元 (Registers) ，几个用户引脚(Pins)及几个功能输入块(Function Block) 。（6）编程下载本

13、试验用并行电缆将开发实验平台与计算机接在一起。确认下载电缆连接无误后执行Xilinx ISE的【iMPACT 】命令，将三线八线译码器（ LS74138 ）设计文件下载到目标芯片XC2C256-7PQ208 中，硬件验证所设计电路功能。2、元件的生成、调用和仿真如图 19 所示，选择“create schematic symbol”双击，将新建立的实体ls74138生成元件，放在库中；新建原理图文件，命名为“ Sch_LS74138”并添加到工程“Shiyan ”中，如图20。点击【下一步】完成原理图文件的创建。在弹出的原理图编辑框内选择【Symbols】标签，在其目录列表内显示了所有可用电路

14、器件，其中包括了我们所设计的LS74138（图 21）。12图19图20图 21双击“ ls74138 ”将其放置到原理图编辑区内。点击为器件添加外围端口，如图22 所示。13图 22将原理图文件保存后返回【Xilinx Project Navigator】平台，此时已经将程序所设计的器件“ LS74138”配置给了原理图文件“sch_ls74138 ”，其余电路仿真、管脚配置、编译、综合以及电路下载等过程与文本设计方式一致，在此不在重复说明。五、预习与思考：思考：比较VHDL语言和原理图的设计方法，这两种设计各有哪些优缺点。14实验二组合逻辑电路的VHDL语言实现实验性质：验证性实验级别：必

15、做开课单位：信息与通信工程学院通信工程系学时： 2 学时一、实验目的：1、掌握 VHDL语言设计基本单元及其构成2、掌握用VHDL语言设计基本的组合逻辑电路的方法。3、掌握 VHDL语言的主要描述语句。二、实验器材：计算机、 Quartus II软件或 Xilinx ISE三、实验内容：以下三个内容选择两个完成（一）、用 VHDL语言实现八位加法器的设计并实现功能仿真。（二）、用 VHDL语言实现优先编码器的设计并实现功能仿真（三）、用 VHDL语言实现四选一选择器的设计并实现功能仿真。四、实验步骤：（一）、用 VHDL语言实现八位加法器的设计并实现功能仿真。1、完成 1 位全加器设计，在Xi

16、linx ISE软件平台上完成设计电路的VHDL 文本输入，编辑，编译，仿真，管脚分配和编程下载等操作。下载芯片选择Xilinx 公司的 CoolRunner II 系列 XC2C256-7PQ208作为目标仿真芯片。2、用实验内容1 所设计的全加器的VHDL 文件生成一个adder 的元件，在Xilinx ISE软件原理图设计平台上完成adder 元件的调用，用原理图的方法设计一个8 位二进制加法器，实现编译，仿真，管脚分配和编程下载等操作。原理：全加器是带进位信号的加法器，其逻辑表达式为：SumdataAdataBcarryin。它的真值表如表1 所示，其中dataA和 dataB 为加数

17、与被加数， carryin 是输入的进位位信号，而 Sum是和数， carryout 是输出进位位信号。参考真值表，实现八位全加器的功能。表 1输入输出carryindataAdataBSumcarryout000000011001010150110110010101011100111111一） 1 位加法器的VHDL源程序参考如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following line

18、s to use the declarations that are- provided for instantiating Xilinx primitive components.-library UNISIM;-use UNISIM.VComponents.all;entity adder isPort ( a : in std_logic;b : in std_logic;cin : in std_logic;sum : out std_logic;cout : out std_logic);end adder;architecture Behavioral of adder isbeg

19、insum = (a xor b) xor cin;cout a,b = b,cin = cin,sum = sum,cout = cout);u1: PROCESS17BEGINa=0;wait for 10 us;a=1;wait for 20 us;a=0;wait for 10 us;a=1;wait for 10 us;a=0;wait for 20 us;a=1;wait for 10 us;a=0;wait for 10 us;a=1;wait;END PROCESS u1;u2:processbeginb=1;wait for 10 us;b=0;wait for 10 us;

20、b=1;wait for 10 us;b=0;wait for 10 us;b=1;wait for 20 us;b=0;18wait for 10 us;b=1;wait for 10 us;b=0;wait for 20 us;b=1;wait;END PROCESS u2;u3: processbegincin=0;wait for 40 us;cin=1;wait for 20 us;cin=0;wait;end process u3;END behavior;仿真图如下图1 所示：图 1管脚分配和编程下载如实验一，这里不再累述。二） 用实验内容1 所设计的全加器的VHDL文件生成一个

21、adder 的元件，在XilinxISE 软件原理图设计平台上完成adder 元件的调用，用原理图的方法设计一个8 位二进制加法器：步骤一）在 processer for Source:”adder”窗口点击 Create Schematic Symbol 如下图 2 所示，生成 adder 的元件，在 Sources in Project 窗口新建 Schematic 文件 命名 adder8 ,如下图 3 所示，在 Xilinx ECS 平台上点 Symbols 如图 4 所示，添加 8 个 adder 到原理图编辑区域 ,连接各元件并添加引脚，如图 519图2图3图 4图 520仿真结果

22、如下图：（二）、用 VHDL语言实现优先编码器的设计并实现功能仿真优先计编码器常用于中断的优先级控制，以 8 位输入， 3 位二进制输出的优先级编码器为例，当其中一个输入有效时， 就可以输出一个对应得 3 位二进制 编码。另外，当同时有几个输入有效时，将输出优先级最高的那个输入所对应得二进制编码。其真值表如下所示：表 2优先编码器真值表输入二进制编码输出Input7Input6Input5Input4Input3Input2Input1Input0Y2Y1Y0xxxxxxx0111xxxxxx01110xxxxx011101xxxx0111100xxx01111011xx011111010x0

23、111111001x111111100021用 VHDL语言实现优先编码器的设计并实现功能仿真验证其功能。参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY priorityencoder ISPORT (input:IN STD_LOGIC_VECTOR (7 DOWNTO 0);y:OUT STD_LOGIC_VECTOR (2 DOWNTO 0);END priorityencoder;ARCHITECTURE rtl OF priorityencoder ISBEGINPROCESS (input)BEGINIF(input(0

24、)=0) THENy=111;ELSIF(input(1)=0) THENy=110;ELSIF(input(2)=0) THENy=101;ELSIF(input(3)=0) THENy=100;ELSIF(input(4)=0) THENy=011;ELSIF(input(5)=0) THENy=010;ELSIF(input(6)=0) THENy=001;ELSEy input,y = y);- * Test Bench - User Defined Section *tb : PROCESS BEGIN input=11011010;wait for 10 us;input=1110

25、1101;wait for 10 us;input=10110011;wait for 10 us;input=11010111;wait for 10 us;input=01101111;wait for 10 us;input=11011111;wait for 10 us;input=10111111;wait for 10 us;input=11111111;wait for 10 us;input=01111111;wait for 10 us;input=11011011;wait for 10 us;input=11011111;23wait for 10 us;input=11

26、111001;wait for 10 us;END PROCESS tb;- * End Test Bench - User Defined Section *END behavior;仿真图如下：（三）、用 VHDL 语言实现四选一选择器的设计并实现功能仿真。选择器常用于信号的切换，四选一选择器可以用于4 路信号的切换。其真值表如下所示：表 3四选一真值表选择输入数据输入数据输出baInput0Input1Input2Input3y000xxx0001xxx101x0xx001x1xx110xx0x010xx1x111xxx0011xxx11用 VHDL语言实现四选一选择器的设计并实现功能仿

27、真。参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (input:IN STD_LOGIC_VECTOR (3 DOWNTO 0);a,b:IN STD_LOGIC;24y:OUT STD_LOGIC);END mux4;ARCHITECTURE rt1 OF mux4 ISSIGNAL se1:STD_LOGIC_VECTOR (1 DOWNTO 0);BEGINse1=b&a;PROCESS (input,se1)BEGINIF(se1=00)THENy=input(0);ELSIF(se1=01)THE

28、Ny=input(1);ELSIF(se1=10)THENy=input(2);ELSEy input,a = a,b = b,y = y);- * Test Bench - User Defined Section *u1: PROCESS BEGIN a=0;wait for 30 us; a=1;wait for 30 us; a=0;wait for 10 us;a=1;wait;END PROCESS u1;u2: processbeginb=0;wait for 20 us;26b=1;wait for 40 us;b=0;wait for 10 us;b=1;wait for 1

29、0 us;b=0;wait;end process u2;u3: processbegininput=1101;wait for 20 us;input=1010;wait for 20 us;input=0111;wait for 40 us;input=0001;wait ;end process u3;- * End Test Bench - User Defined Section *END behavior;六、预习与思考预习：在实验前编好实验程序，做实验时验证。27实验三时序逻辑电路的VHDL语言实验实验性质：设计性实验级别：必做开课单位：信息与通信工程学院通信工程系学时： 3 学

30、时一、实验目的：1、掌握用VHDL语言设计基本的时序逻辑电路及仿真。2、掌握 VHDL顺序语句和并行语句的异同3、掌握触发器同步复位和异步复位的实现方式。4、掌握软件时钟的加入方法。5、掌握信号和变量的主要区别。二、实验器材：计算机、 Quartus II软件或 xilinx ISE三、实验内容： （ 3 选 1）（一）、设计一个60 进制的计数器（二）、设计一带使能的同步复位清零的递增8 位二进制计数器（三）、设计一带使能的异步清零复位的递增8 位二进制计数器四、实验步骤：1、设计一个60 进制的计数器并实现仿真2、设计一带使能的同步复位清零的递增计数器并实现时序仿真。3、设计一带使能的异步

31、复位清零的递增计数器并实现时序仿真。4、测试向量设计部分参考程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ycounter isport(clk,clear,ld,enable:in std_logic;d:in std_logic_vector(7 downto 0);qk:out std_logic_vector(7 downto 0);end ycounter;architecture a_ycounter of ycounter isbeginPROCESS (clk)28VARIABLE cnt :std_logic_vector(7 downto 0);BEGINIF (clkEVENT AND clk = 1) THENIF(clear = 0) THEN