EDA实验指导书(学生)

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1、五、 KHF-5 型 CPLD/FPGA 实验开发系统（一）、系统概述实验箱由主板和下载板组成，能够满足工科院校开设CPLD/FPG课程的实验需要，同时也可用作CPLD/FPG应用系统。编辑方式有图形编辑，文本编辑，波形编辑，混合编辑等方 式，硬件描述语言有 AHDL ， VHDL ， Verilog-HDL 等语言。配有模拟可编程器件 ispPAC 器件系列，突破传统的 EDA 实验箱一般只做数字电路实 验的模式， 用户可以在实验箱上通过模拟可编程器件进行模拟电子的开发训练。实验箱配有10 个数码管，（包括 6 个并行扫描数码管和 4 个串行扫描数码管）。16个数据开关，4个脉冲开关，数据开

2、关和脉冲开关可配合使用，也可单独使用。AD 转换， 采用双 A/D 转换， 有常规的 8 位 A D 转换器 ADC0809 ，还可以配置位数较高， 速度较快的 12 位 AD 转换器 MAX196 。 D A 转换器，采用高速 DA 芯片 0800。通用小 键盘，本实验箱提供 16 个微动开关（ 4X4 ），可方便的进行人机交互。具有单片机扩展槽， 由于实验箱上的所有资源（如数码管、数据开关、小键盘等）都可以借用，因此通过此扩展 槽可以开发单片机及单片机接口实验。外围扩展口，为了便于开发，本实验箱还预留一个40PIN的扩展槽，用以与外围电路的联接。 下载板采用CPLD/FPGA芯片，具有芯片

3、集成度高、 内部资源丰富、 用户可用引脚多等显著优点， 不易出现芯片内部资源尚有空余而芯片引脚已 用完的情况。CPLD/FPGAF载板上包含断电芯片功能保持功能，并带有COM、COM2 COM3COM划个50脚的插针，使下载板易于与主板连接起来。下载板上也可作为应用板使用。本 实验装置在PC机上还配有一个专用下载程序（ CPLDDN）,供用户下载程序。当串行通信电 缆分别与下载板和 PC机相连后，通过此界面可以实现在MAX+PLU下编写的电路（如图形、波形、AHDL语言、VHDL语言编写的电路）进行下载、写 EEPROI和读EEPROM具有VGA接 口、USB接口、PS/2接口、语音接口。实验

4、箱配有 128 X 64字符型液晶屏一块。（二）、硬件结构及原理图本实验箱由实验板和下载板两部分组成。下载板可以和主板配合完成数字电路及CPLD/FPG的各种开发和实验，也可以单独做实际应用的应用板。且具有模拟可编程下载板、 VGA/PS讓口板、USB 口板、点阵显示板。1 时钟源VCCP183_CLKCC VJZ50M本实验箱CPLD/FPGA芯片由50MHz晶振提供振荡频率，接至 P183管脚。为了方便 操作，还为系统提供了约1Hz 1MHz连续可调的时钟信号，接至CPLD/ FP GA的P78脚,通过调节短路夹 J1和J2来改变其输出频率值。22.1184MHz的时钟信号接于 CPLD/

5、FPGA的 80 脚(P80)。1222C 2410uF图1-21 可调信号源2 输入开关本实验箱中有16个数据开关( SW1 SW16), 4个脉冲开关(KP1 KP4 )。B在通常状态下数据开关和脉冲开关为低电平。数据开关和脉冲开关可配合使用， 也可单独使用。若二者配合使用，在数据开关为低电平时，按下脉冲开关则产生一个高电平脉冲；在数据开关为高电平时，按下脉冲开关则产生一个低电平脉冲。其中16个数据开关与CPLD/FPGA的管脚的连接情况依次为:SW1-P103 ,SW2-P104 ,SW3-P111 , SW4-P112 , SW5-P113 , SW6-P1114, SW7-P115

6、, SW8-P116 , SW9-P119 ,ASW10-P120 , SW11-P121 , SW12-P122 , SW13-P125 , SW14-P126 , SW15-P127 , SW16-P128。同时与数据开关和2 CPLD/FPGA相应引脚相连的还有316个LED发光二极管，可以作为输出 使用。在作为输出时，不论数据开关和脉冲开关为高电平还是低电平，均不影响其状态。VCCU17A74HC04U17B7、4 nQ2S1R1S2R2S3R3S4R4.3S33S4vcc2”kp3vcc2”KP4b3 L JR4VCCSC0,R0Q(S1Q,R1S2Q：R2,S3Q：R3DNEN61

7、U2343671211141552 Q19 Q210Q31 Q47-nQ3U17D74HC04图1-22 脉冲开关脉冲开关(KP1 KP4 )与CPLD/FPGA的管脚的连接情况依次为 P103,P104,P111, P112 与数据开关SW1 SW4复用CPLD/FPGA管脚。脉冲开关经 RS触发器去抖动之后，便可 实现在数据开关为高电平时产生一个负脉冲，在数据开关为低电平时产生一个正脉冲。此电路适合作计数器，暂存器的脉冲输入。3 数码管显示本实验箱有10个数码管(SEG1 SEG10),采用共阴极8段 LED显示。其中SEG1SEG2采用静态显示方式，SEG3 SEG10采用动态扫描显示方

8、式。数码管SEG1 SEG10与CPLD/FPGA的对应管脚接法为：TeASizeNumberRevOsiA4Date: 21-Aug-2004SheeOfFeI:CPLD-5NdCplDawn By:4d2C2b2a2d1C1b1a1b2 awe sb2 as s471 p9 7 pRzoo371 p5 R086271 p67 p001 R 0006071 p5 7 p1X6 DQO69 61 p21 R0868 6 p0860864 D6 R0860860CM ae sa2 awe sC2 ae sffz Q6 sd2 ae se2 ae s61 R361 p5 D7 61 p7 DR4

9、R 0867l R 086I02 R 08631 R 00061 91 R 0869 Ra2 awe se2nul REG92 awe sQs- ae sC1 ae sd1 ae se1 ae sQy Q6 s图1-24数码管显示原理图SEG1(a,b,c,d,e,f,g,p)P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169 。SEG2(a,b,c,d,e,f,g,p)P170,P172,P173,P174,P175,P176,P177,P179。其中 P169、P179 分别接到两个数码管的小数点上。其中SEG1、SEG2的8段输

10、入端分别与8个 LED发光二极管相连且同时显示。LED发光二极管在实验箱上的标志为 D17 D32分别对应P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169,P170,P172,P173,P174,P175,P171 26, P177,P179。RevionxbE oyArp 9 9-0_pHYL5-0-P 6_yxHP68 oyArp 9C9-CLPL5-0-PC6-0-PO18oyArp I 99-0_pO1L5-0-P6_yxHP8OY-PP I 9naolppo-U5-PPC6-PPg f G a bdSEG6 7SEGe d

11、 G C节 SG575EGNubberl.二一e dSEG47SEGSheetofDawn By:42 h7-pp3V1-PP4 DNGSC2-PPgA41 23 GEEs 7O0-PPnaolppU5-PPC6-PPO1O0-PP 92 -C2-PPate：3P e： PDNGSnaolppO1U5-PPC6-PPOY-PP6SEG107SEGG9Es2 rT-Q-pmHP8 D NGS图mc2-Q-p939!rp原7 D NGS-C2-CLP39LHP32 h7-pp1 T1-PP2 DNGSC2-PPnaolppO1U5-PPC6-PP39pp32 zytr p1 p1 DNGS2.fc

12、r p7I 8OY-PP 9 naolppO1U5-PPC6-PP39.fcr p8 GEEs 77 GEEs 72 zyLHP6 D NGS22LHP39LHP2 r7-Q-pmHP5 D NGS22LHP39LHPas8 DNG7 DNG6 DNG5 DNG4 DNG3 DNG2 DNG1 DNG8DNG s7DNG s6DNG s5DNG s4DNG s3DNG s2DNG s1DNG sC59001P pO91P p191 p P291P P391P P591P P691P P791P P1 1 180 86 87900 PG VN ND D CCR2R3R4R56RS7RIs09 P

13、29 P.59 P图1-26串行扫描数码管74138片选原理图SEG3 SEG10的共阴公共端 G经74138译码并反相后分别与 CPLD/FPGA的对应管 脚相连，74138的A、B、C三个输入端分别接到 CPLD/FPGA的P180、P186、P187管脚， 由其控制各位分时选通，动态扫描。SEG3 SEG10（a,b,c,d,e,f,g,p）的各段与CPLD/FPGA引脚的对应关系为：P189、P190、P191、P192、P193、P195、P196、P197。如图 1-26 所示。4. A/D转换本实验箱A / D转换采用双 A/D转换，有8位A / D转换器ADC0809与12位A

14、 / D 转换器MAX196。对于ADC0809只使用了一路模拟量输入IN-1 ,其余7个模拟量输入端均接到扩展槽COM5。用户可最多实现 7路模拟量分时输入。ADD-A,ADD-B,ADD-C 为可选 择地址，分别接到 CPLD/FPGA的对应管脚P36,P37,P38START （启动信号）与 ALE （地址锁存信号）均接到 CPLD/FPGA的对应管脚 P19。时钟CLOCK端接到CPLD/FPGA的对应管脚 P40。EOC （转换结束信号）接到 CPLD/FPGA的 对应管脚P39,Enable接对应的管脚 P17。8位数字量输出端由低（Isb2 8）到高（msb2 1） 分别接到CP

15、LD/FPGA的对应管脚 P24, P25, P26, P27P28, P29, P30, P31。对于 MAX196，其 VDD 接外电源 VCC （+5V）, WR 写端接 P25, RD读端接P24, INT端接P19, 6路输入与ADC0809复用，12位输出（D0 D12）分别接 P26,P27,P28,P29,P30,P31,P36,P37,P38,P39,P40,P41。用户可以随意的使用任意一种。CH11 CH1CH21 CH2CH31CH3CH41 CH4AIN11 CHLVCC4 CHR5STEREOTVCH0CH0 26CH127COM 728CH41CH6CH735PI

16、NTGND51612312342345CH2CH35KW 1IN-0msb2-1V2-2IN-12-32-4IN-22-5IN-3U82-62-7Is b2-8IN-4ADC0 809EOCIN-5ADD-AIN-6ADD-BADD-CIN-7AL E,ref(-)DENABL ENSTART,ref(+)GCL OCK2421P3120P30P2918P2815P2617P24P3925P3624P3722P199P1810C15100PF1_ t P1825. D/A转换U9P413P404P395P386P377P368P319P3010P2911P2812P2713P2614实验箱D

17、/A转换器入到 DAC0800 的 DI0-DI7P134- DI2 , P135- DI3 ,图1-27 A/D转换器0809CLKCSD11D10D9D8D7D6D5D4 1D3D2D1D0DGNDVDDWRIRDINTREFREFADJCH5CH4MAX196 CH3CH2CH1CH0AGND2827 VCC26 P2525 P2424 P192322212019787776T5-0.01U忖C19_ 4.7U_CH5CH4CH3CH2CH1CH0图1-28 A/D转换器MAX196SizeNumberC1曰0.01UC174.7URevis OnVCC (+ 5V)21-Aug-200

18、4.I:CPLD-5NcpJddbDAC0800，参考电压为Date:Fils: ，与CPLD/FPGA管脚的对应关系为:P136- DI4 , P139 DI5 , P140-DI6 ,拟量输出经J3 ( COM2 )输出。，数字量由CPLD/ FPGASheet ofDaw n By:P132- DI0 , P133- DI14P141 - PDI7 , P16 CS。12图 1-29 D/A1 转换器 DAC0800+6V+ VloutmsbB1loutB2B3Vrf(-)B4B5Vrf(+)B6B7VClsbB8VCOMF3C53DAIC24P1405-12 V0.1UaP1396P1

19、367P1358P1349P1330P132 11P131 121514CDA3R285.1KR55.1KU2623LM318+ 12V0.01UTPJ11DAOUT10+ 12VR2610KR2f10K16DAC08CDA4图 1-30D/A2 转换器 DAC08006 单片机扩展槽及外扩槽在主板上留有一个模拟单片机扩展槽，用于CPLD/FPGA模拟单片机之用，其与CPLD/FPGA 的接口分别为， P0.0 P0.7(3932)，对应于 P44，P45，P46，P47，P53，P54, P55，P56； P1.0P1.7(1 8)，对应于 P57，P58，P60，P61，P62，P63，P

20、64，P65； P2.0B P2.7(21 28)，对应于 P75, P74，P73，P71，P70，P69，P68，P67； P3.0 P3.7(10 17)， 对应于 P83，P85，P86，P87，P88，P89，P90，P92； PSEN 脚对应于 P194，ALE 脚对应于 P79； RST脚对应于 P18。7. RS232 接口TXD( PC 接到 RXD( CPLD/FPGA 的 P182; RXD( PC 接到 TXD (CPLD/FPGA 的 P93o8. RS485接口TileSizADaFifeCRS485 的 DI、RD分别接 CPLD/FPGA勺相连。J79.键盘P1

21、67、P169 管脚，DE564X4键盘的接口电路如图1-32A码输出，分别接到键盘的输入端,P150四个管脚上。vcc -5RKA4.7K10.扩展接口VCCCREST0.1UGNDDI.ADEBREVCCRD3厂 D3U20图 1-31MAX487原理图所示：CPLD/FPGA勺键盘的查询输出接到021222PPP1 rKR1KR2100100KR3100K1K2K3|-02 H12RE并联后与 CPLD/FPGA勺P1684 D21P160P141、P142、P143 P144管脚作为扫描CPLD/FPGA勺 P147、P148、P149、521PK4XR4100广 2 1C-iKR5P

22、1264321RSTSWT 10UK52K61 2_D2 1K71 2SK812丄100KR6P127K922=2K1322：DPJRSTK101 2 卢K141 2PO57 1K111 2弗 2K1512广:一K1212 一2二2100KR7P128K1612100KR8P131100图1-32键盘接口示意图U22P1.0VCC-P1.1P0 0P1.2P0 1P1.3PU.2P1.4DH 2P0.3P1.5DH 4PU.4P1.6PU.5DH AP1.7PU.6RSTP0 7P0.7P3.0EA-PO58 239 PO44PO62 536 PO47PO63 635 PO53PO64 734

23、 PO54PO65 833 PO55932 PO56PO831031 VCC38 PO4537 PO46PO60 3PO61 440VCCRDPJA8 PO447 PO456 PO465 PO4794 PO533 PO54CC2 PO551 PO5610K图1-33单片机接口图（一）12340PIN的扩展槽C0M6为了外扩使用，在主板上设置有一个40PIN的扩展槽COM6该扩展槽与标准的51单片机仿真机接口兼容，其接口定义如下：1-PO57、2-VCC 3-PO58、 4-PO44、5-PO60、6-PO45、7-PO61、8-PO46、9-PO62、10-PO47、11-PO63、12-PO

24、53、13-PO64、 14-PO54、15-PO65、16-PO55、17-P18、18-PO56、19-PO83、20-VCC 21-PO85、22-P79、23-PO86、 24-PO93、25-PO87、26-PO67、27-PO88、28-PO68、29-PO89、3O-PO69、31-PO9O、32-PO7O、33-PO92、34-PO71、35-XTAL2、36-PO73、37-XTAL1、38-PO74、39-GND 4O-PO75。其中 POXXCOM6表示CPLD/FPGA勺管脚经过龟阻后与扩展口相连。3PO584 PO445 PO606 PO457 PO618PO469

25、PO621CPO4711PO631TO531PO641GO541JPO651&O5517DPRS1SPO561SPO8320VCCU25P961 fA18VCCA16WEA15A17A12A14A7A13A6A8A5A9A4A11A3OEA2A10A1CEA0I/O7I/O0I/O6I/O1I/O5I/O2I/O4GNDI/O；GND 16AD1 11P942P753P714AD0 12P4413AD3 9AD2 10P4514P4615AD7 5AD6 6AD5 7AD4 832 VCC 97-9574P737 P67 P68-70_4_P99 4 P69 o p22 P100-.P5612

26、0 P550.19 P54118 Pfe317 P4754OP64OP74OP140R35OP45OP55OP65OP7855OOPP06OP61O01OR11OR16OP121OR26OP31OR36OP141OR46OP51OR56OP61OR76OP171ORW29C04021PO852P84_I2PO86PS2 接口:40PIN24V9_CLK2JPO872&O7527PO882SPO742SPO893CPO7331PO903RO7130923*0703JX13&O693723&O6839GND4CPO67IIC8VCCPO60VCCPO627PO65PO636PO64GND4GND5

27、PO63890166773SP、图 1-340PO62GND6 PO645 PO63PO63GND4几接口图7 PO6575704356892TiePSPSRAPO161125H_J-2GN D3VCC |_T J-3PO 16VCC1,44O 17PO 175J-64.7 K图1-35 PS2 接口图26PIN的扩展槽COM5其与CPLD/FPGA寸应的管脚在主板上已标明， 此扩展槽可供用户根据自己的需要使用,COM 5Nu mber4e:21-Aug -200 4I:CPL D-5N cpl d.dd bPO199LO2UUPO202LO2U3PO204PO20PO206PO2U7PO20

28、8PO/PO8PO9PO10PO1112-PO13GNDPO14GND- PO16+12VVCCPO19810111213141516Sheet18Djwn20212223242526OfBy:1PO198PO199,12PO200PO2U223PO203PO20434PO205PO2U645PO207PO208,56PO7PO86Reis iorfO9PO1U,78PO11PO1289PO13GND,910PO14GND.1011PO15-12V1112PO16+ 12V.1213PO17VCC.13COM 8COM 9图 1-36 26PIN COM5 接口图Ro61Revis ionSh

29、eet ofDrawn By:RO4971OP61OPrR0L59IROI58TIPoRo4851OPSD2OP R44o 34U2OP R 42 23D2OP .1 R4CON opH02OP09op08-op50p30p-H2Po 1 C2NPnsrp0Q9IP41OP31OP21OPRo前 一IIR用 21RO54RO53亠.OPRO52olop9OP8OP7OPOONOPo-p4TP2TP.pQIPRO51RO509POOP7P0OHZPTitle接口图1-37 26PIN_COM5接口匹配电阻SizeNumberA4Date: -21 -Aug-2004File:I:CPL D-5N

30、cpl d.ddbRevis On0.1U0.1UCADO2I+12V功放部分电路:386CADO17图1-38功放电路示意图2 音频前项通道部分电路:VCCDr PW10KPW2C PW10.1 UC PW2 10UGN DTP GND 1TP GND 2图1-39 电压处理CL 5RR5图 1-40双声道及话筒前置处理电路、实验目的：1、通过一个简单的实验一： QuartusII 软件的基本操作与应用38 译码器的设计，掌握组合逻辑电路的设计方法。2、掌握组Quartusll软件的基本操作。3、初步了解可编程器件设计的全过程。二、实验步骤：一）、新建项目首先新建一个项目来管理所要新建的各种

31、文件，方法是：在Quartus n环境下，打开菜单 File，选择子菜单 New Project Wizard后，打开如下图1 所示窗口，按照向导窗口的提示，创建新项目。New Project Wizard: IntroductionThe New Tr o j eet W i z ar d helps you ent er se 11 i ixgs tKat apply to yaur entire proj ect, includingfollowiiiHg： Froject name and direetorjr Mam注 of the top-level desi gn enti ty

32、 Dtsioih.tr secure*wd libraries to usd in the p”j匸 t Devi. ce andL family to be used for eompilati onYon can change the settings for an stiiLg pr oject wi tlie General Settings command on tLe Froj ect menu. jddi t i。血.注1 pr oj ec i de setti ngs can be speci Ei ed wi th the fctlldw i ng Frc j-ec t me

33、nu c?iMnu wi the project s tcp_level d电wign entity新项目的名称What i s the name of the top-level .gn anti ty in your projset? The Qu&rtus II software will automatically cr eat t Compiler and Si. mill at or in this *izard- After you create a project you can add more top-levelBackF ini sh.取消图2新建项目窗口 2卜原理图设计

34、与编译原理图的设计与编译在 Compile Mode （编译模式）下进行。1新建原理图文件打开File菜单，选择New，出现如下图3所示 新建”窗口。Newrr*.Flock Di am/SichErn i : FilmBvice sn Fil#s | Softwvt Filss | Oth&r Filtt | |AJTL FiEDTF FileVerilcg KEL File VHEL FilK Cuicfl图3新建窗口在图 3-5 所示的 “Device Design Files 标签中，选择 “Block Diagram/Schematic File 项; 按下“OK按钮即可打开原理图编

35、辑器（如图4所示），进行原理图的设计与编辑。叵爭糅廨密舗習八* n t G匸匚锣宰叵星晅用辔也込电陌聖帝如&?1XOwWiriHi朋聽a.I 7 /h卜、叶/* *|dl*jJ I * *f( h tfp .wiiww =1 toa.七 mj B Fa J Pnigrt UifeJ | 第* f C-npLlir Idl-sFCfHenp, press F1图4原理图编辑器M-W选择“Block & Symbol Editors中的不同器件（如图5所示），在编辑区中就可完成原理图 的设计编辑。Block & Symbol Editors文本工具总线连接线元器件翻转工具元器件丿单线连接线底 A

36、口 r )灵* 纵 IB 智卩h w g I 口 O Libraries!pp-?7411Z 74112o 74113 74113o 74illil 7411S 7411So 74133 74131 74135 74135c 7-113771 3874123,74130.!; de srt mmJnserl symbol as IbZ 厂L宜凹ch阴章&釧1 z:ar日Plug-)Md-go.Wii ziurd PingIn M-uiao-r .OKCutctlvmAY1N回Y2WC3hlG1WUNO2AWY5NG2HNY6NV7M3:8 DECODER:;mHLXT.-图 5 Block &

37、 Symbol Editors添加元器件可点击“ Block & Symbol Editors中元器件符号，或在编辑区的空白处双击鼠标左键，出现“ Symbol”寸话框，在“Libraries中选择所需元器件，或直接在“ Name文本框中输入元器件名称，如74138 （3-8译码器），点击 “0K按钮，将元器件拖放到编辑区中。Synnbol图7连线示意图1图6 Symbol对话框按照设计需要，使用单线连接线”或总线连接线”将各器件的引脚连接起来。总线的命名采用数组形式，如 out7.0，与总线相连的引脚也采用相同的数组形式命名；若需从总线 中引出单线时，须指出各单线对应的总线位号（双击线条即可

38、命名）。（如图7所示）两根连接线，若名称相同，亦表示两线为连通状态。（如图8 所示）图8连线示意图2选择某一元器件，点击 元器件翻转工具”按钮，即可改变元器件引脚顺序及摆放方向（如图9 所示）。3:S DECODERYONA1NSY2NCY3NG1Y4NG2ANY5NG2BNY6NY7N7413S3:3 DECODER initl FY7N*Y6NG2BNAY5NG2ANXY4NG1Y3NCr：Y2N日rY1NA7YON74138coZZA 黄 z? 宴ZLA甬0is3 0 m图9元器件翻转工具使用效果2编译原理图原理图设计完成后，在编译模式下，点击 “ ？”按钮进行编译，编译无误将弹出编译成

39、功 对话框；编译如有错误，请根据 调试信息”框中的错误提示修改原理图，直至编译通过。生 成成功后将弹出成功对话框。 （如图10所示）Quartus nFull compilation was successful严“普图10编译模式按钮及编译成功对话框3生成自定义芯片原理图编译通过后，可根据用户需要，设计生成自定义芯片。打开“Tools菜单，选择“CreatSymbol For Current File菜单项（如图11所示），就可生成自己定义的芯片，芯片的名称就是Project菜单下编译通过的原理图的名称。用户即可在Symbol対话框Libraries文本框的找到自己设计的芯片（如图12所示）

40、。訪jdM 宙rt4*kLi&C Lfeall IhKkr-E/EDA/licbtiig/cadi/cdtr - codfi - (cadcE.bdfJ1-QcCl+IrFLeIrLHlzJ丄壬帕tbrii*边川h*时叙glEUi底 |1& PtjLClrl+JCvinr-I 14塔tS II ET 5M4 ri!引妲 dial. hn&j*cLIXCirl+TlLa FrcfrLi百i:CrtiUt UfdbUrJI也Lfih f# Cwrtti. J1L4Craihs Sntd. Filia far TcrrmL TilaAt-irjEcIjlOWWY7N74138Liinr-iFlIm.

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