CMOS闩锁效应及其预防

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1、CMOS闩锁效应及其预防在CMOS电路中PMOS和NMOS经常作互补晶体管使用，它们相距很近，可以形成寄生可控硅结构， 一旦满足触发条件，将使电路进入低压大电流的状态，这就是 闩锁效应。造成电路功能的混乱，使电路损坏。产生闩锁效应的条件?1 .环路电流增益大于1，即Bnpn* np=1 ；?2 .两个BJT发射结均处于正偏；?3 .电源提供的最大电流大于 PNPN器件导通所需维持电流IH oN阱CMOS工艺中的典型PNPN可控硅结构及其等效电路潜在的发射极（结）:绿色标出区域是潜在的发射极（结），当这些MOSFET作为I/O器件时，由于信号的大于 巴：.宀- WW：iVDD的overshoot

2、 ，可能使PMOS的源/衬结、漏/衬结和沟道中感应的纵向PN结（这些 都是纵向寄生PNPBJT的发射结）正偏而发射空穴到N阱中，接着在N阱和衬底的PN结内 建电场的驱动下，漂移进入 P衬底，最终可能被横向寄生 NPNBJT吸收而形成强耦合进入 latch状态；同理，由于信号的小于 GND的undershoot ，可能使NMOS的源/衬结、漏/ : I I . . 、：衬结和沟道中感应的纵向PN结（这些都是横向寄生NPNBJT的发射结）正偏而发射电子到P 衬底中，接着在N阱和衬底的PN结内建电场的驱动下，漂移进入 N阱，最终可能被纵向 寄生PNPBJT吸收而形成强耦合进入latch状态。另外还有

3、两种情形可能向衬底或 N阱注入少数载流子，一，热载流子效应；二，ESD保护， 前者可采用加大沟道长度的方法解决，后者可采用在版图中追加少数载流子保护环的方法来 解决。预防措施-一、工艺技术预防措施?为了有效地降低Bnpn和Bpnp，提高抗自锁的能力，要注意扩散浓度的控制。对于横向寄生PNP 管，保护环是其基区的一部分，施以重掺杂可降低其B pnp ;对于纵向寄生NPN管，工艺上降低其Bnpn有效的办法是采用深阱扩散，来增加基区宽度。此外，为了降低Rw，可采用倒转阱结构,即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可采用N+_si上外延N-作为衬底，实验证明用此衬底制作的

4、CMOS电路具有很高的抗自锁能力。如果采用下图所示的 外延埋层CMOS电路(EBLCMOSIC)，由于衬底材料浓度很高，使寄生 PNP管的横向电阻Rs下 降；又因为阱下加入P+埋层，使阱的横向电阻Rw和Bnpn大大下降，从而大大提高电路的抗自 锁能力。？二、版图布局设计预防措施1 吸收载流子，进行电流分流，避免寄生双极晶体管的发射结被正偏。1.1少数载流子保护环”：即伪收集极，收集发射极注入衬底的少数载流子。形式有：a. 位于P衬底上围绕NMOS的被接到VDD的N+环形扩散区；b. 或位于P衬底上围绕NMOS的被接到VDD的环形N阱。1 吸收载流子，进行电流分流，避免寄生双极晶体管的发射结被正

5、偏。 I 1 I1I-A. |”f ； II1.2衬底接触环”：II j I r i- -*.4*形式：若采用普通CMOS工艺，它是位于芯片或某个模块四周的被接到地电平的P+环形扩散区； I I J若采用外延COMS工艺，除了以上说明的以外，还包括晶圆背面被接到地电平的P+扩散区。作用：收集P衬底中的空穴，进行电流分流，减小 P衬底中潜在的横向寄生NPNBJT发射结被正偏的几率。2 减小局部P衬底(或N阱衬底)的电阻Rn和Rp，使Rn和Rp上的电压降减小，避免寄生双极晶体管的发射结被正偏。2.1多数载流子保护环”：形式：位于P衬底上围绕NMOS最外围被接到地的P+环形扩散区； 位于N阱中围绕P

6、MOS最外围的被接到VDD的N+环形扩散区【注：为节省面积，多数载流子保护环常合并到衬底偏置环】 作用：P衬底上围绕NMOS最外围的P+多数载流子保护环用来吸收外来的（比如来自N阱内的潜在发射结）空穴；N阱中围绕PMOS最外围的N+多数载流子保护环用来吸收外来的（比如来自N阱外的潜在发射结）电子。3 减小局部P衬底（或N阱衬底）的电阻Rn和Rp，使Rn和Rp上的电压降减小，避免寄生双极晶体管的发射结被正偏3.1多数载流子保护环”:2 减小局部P衬底（或N阱衬底）的电阻Rn和Rp，使Rn和Rp上的电压降减小，避免寄生双极晶体管的发射结被正偏 2.2多条阱接触”：形式：一般用N阱内多数载流子保护环

7、代替，而为了节省面积，多数载流子保护环又常常合并到衬底偏置环，所以多条阱接触 实际上常常由衬底偏置环来代替。作用：减小N阱内不同位置之间的电压降，减小 N阱内潜在的纵向寄生PNPBJT发射结被正偏的几率。2.3增加与电源线和地线的接触孔，加宽电源线和地线，以减小电压降。?3 提高PNPN可控硅结构的维持电流。紧邻源极接触”：形式：（假定MOSFET源衬相连）用金属层把NMOS的源极和紧邻的P衬底偏置环相连；用金属层把PMOS的源极和紧邻的N阱衬底偏置环相连。 作用：提高PNPN可控硅结构的维持电流和维持电压，减小 PNPN 可控硅结构被触发的几率。* I4 减小横向寄生双极管的电流增益。增大N

8、MOSFET的源、漏极与含有纵向寄生 PNPBJT的N 阱之间的距离，加大横向寄生 NPNBJT的基区宽度，从而 减小Bnpn。该措施的缺点是要增大版图面积。？5 任何潜在发射极（结）的边缘都需要追加少数载流子保护 ; -_J环，以提前吸收注入衬底的少数载流子。比如：ESD保护二极管和I/O器件的周围都需要布局少数载流 子保护环。在某些场合，为避免电磁干扰（尤其是变化磁场的干扰），这些保护环需要留有必要的开口，不可闭合。为了节省面积，这些保护环不一定要闭合，只要达到有效吸 收相关载流子的目的即可。6 根据实际需要，这些措施可以有选择地使用。?N阱CMOS工艺闩锁效应版图布局设计预防措施俯视示意

9、图Latchup的定义Latchup最易产生在易受外部干扰的I/O电路处,也偶尔发生在内部电路Latchup是指emos晶片中,在电源powerVDD和地线GND（VSS之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路,它的存在会使VDD和GND间产生大电流随着IC制造工艺的发展,圭寸装密度和集成度越来越高,产生Latchup的可能性会越来越大Latchup产生的过度电流量可能会使芯片产生永久性的破坏丄atchup的防范是ICLayout的最重要措施之一Latchup的原理分析Q1为一垂直式PNPBJT基极（base）是nwell,基极到集电极（collector） 的增益

10、可达数百倍；Q2是一 侧面式的NPNBJT基极为Psubstrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻； Rsub是 substrate 电阻。?以上四元件构成可控硅（SCR电路，当无外界干扰未引起触发时，两个 BJT处于截止状态，集电 极电流是C-B的反向漏电流构成，电流增益非常小，此时Latchup不会产生。当其中一个BJT的集 电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至 GND（VSS间形成低抗通路，Latchup由此而产生。？产生Latchup的具体原因?芯片一开始工作时VDD变化导致nwell和Psub

11、strate间寄生电容中产生足够的电流，当 VDD变化 率大到一定地步，将会引起 Latchup。?当I/O的信号变化超出VDD-GND/SS的范围时，有大电流在芯片中产生，也会导致SCR的触发。?ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。?当很多的驱动器同时动作，负载过大使 power和gnd突然变化，也有可能打开 SCR勺一个BJT。 ?Well侧面漏电流过大。防止Latchup的方法?在基体（substrate）上改变金属的掺杂，降低 BJT的增益?避免source和drain的正向偏压?增加一个轻掺杂的layer在重掺杂的

12、基体上，阻止侧面电流从垂直 BJT到低阻基体上的通路?使用Guardring:P+ring 环绕nmos并接GND N+ring环绕pmos并接VDD 一方面可以降低 Rwell和Rsub的阻值，另一方面可阻止栽子到达 BJT的基极。如果可能，可再增加两圈ring。?Substratecontact 和 wellcontact 应尽量靠近 source,以降低 Rwell 和 Rsub的阻值。?使nmos尽量靠近GND pmos尽量靠近VDD保持足够的距离在pmos和nmos之间以降低引发SCR 的可能?除在I/O处需采取防Latchup的措施外，凡接I/O的内部mos也应圈guardring。?I/O处尽量不使用pmos（nwell）关于模块级版图N+呆护环和P+保护环（即电源和地）使用？如果该模块版图比较敏感，那就先用 P+ （地）包起来，然后用N+（电源包起来）如果该模块版图属噪声源，那就先用 N+ （电源）包起来，然后用P+ （地）包起来