[FPGA时序逻辑实验][D题][I2C从设备控制器]_v1.0

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1、FPGA时序逻辑实验I2C从设备控制器、实验原理I2C （Inter Integrated Circuit）是一种单端、多主控双线总线，适合在半双工模式下进行高效的集成电路间通信，主要用于连接微控制器及其外围设备。是微电子通信控制领域广泛采用的一种总线标准。它是 同步通信的一种特殊形式，具有接口线少，控制方式简单，器件封装形式小，通信速率较高等优点。I2C总线只要求两条总线线路，分别为串行数据（SDA）线和串行时钟线（SCL），I2C是多主机总线,东南大学电工电子实验中心1FPGA时序逻辑实验东南大学电工电子实验中心#FPGA时序逻辑实验即同时有多于一个主机尝试控制总线但不破坏传输,因此SDA

2、和SCL设计成漏极开路输出，以实现线与功东南大学电工电子实验中心#FPGA时序逻辑实验东南大学电工电子实验中心#FPGA时序逻辑实验能，线路拉低至接地为逻辑0，线路浮置为高阻态则为逻辑1。在使用I2C器件时，必须要如图1所示接上拉电阻。1 11 11 ' 主设备从设备1从设备2* * «从设备2I2C总线应用图1SDASCL东南大学电工电子实验中心#FPGA时序逻辑实验SDA数据线高或低电平状态的改变只能在SCL线的时钟信号低电平期间完成，SDA线上的数据在时钟SCL的高电平期间必须保持稳定，如图2所示。在SCL的高电平期间SDA发生电平变化会终止或重启I2C总线，如果SDA

3、是由高电平向低电平跳变，则产生 START条件，启动I2C总线操作，如果SDA由低 电平向高电平跳变，则产生STOP条件，终止I2C总线操作，如图3所示。起始和停止条件一般由主设备产生，在起始条件后总线被认为处于忙的状态，在停止条件后总线被认为再次处于空闲状态。SDASCLdata line|change|stable;|of data|data valid|alleged|东南大学电工电子实验中心#FPGA时序逻辑实验东南大学电工电子实验中心#FPGA时序逻辑实验图2 I2C总线位传输东南大学电工电子实验中心#FPGA时序逻辑实验东南大学电工电子实验中心2FPGA时序逻辑实验图2 I2C总线

4、启动和停止I2C通信采用7位地址空间（含16个保留地址），因此在同一总线上，理论上最多可以和112个节点通信。每个I2C器件都有一个唯一的地址识别，器件既可以作为发送器发送数据到总线，也可以作为接收 器从总线接收数据（由器件的功能决定）。器件在执行数据传输时可以被看作是主设备或从设备。其中主 设备是初始化总线的数据传输并产生时钟信号的器件，从设备则是其他被寻址的器件，从设备接收时钟和 地址，并响应来自主设备的请求。一个典型的数据传输时序图如图2所示，发送地址和8位数据字节时首先发送最高位（MSB），本实验只讨论单主机应用，更详细的I2C资料请参看附件"I2C Bus Specific

5、ation and User Manual ”。STOP conditionSTART ADDRESS R/W conditioniDATADATA图3 I2C总线数据传输发送数据图4为主设备往从设备发送数据时的数据格式，具体传输过程如下：1）总线空闲，主设备释放 SCL线（高）和SDA （高）线2）主设备将SDA拉低，创建一个 START，启动传输3）发送要访问的从设备的 7位地址4）发送一个信号读写位，因为是主设备发送数据给从设备，因此发送“0 ”5）主设备释放SDA线（高），以允许从设备对数据接收作出应答6）在第9个SCL时钟脉冲的整个高电平期间，从设备通过将SDA拉至低电平以回应一个应

6、答位（ACK）7）主设备接收到从设备发送的 ACK位后，发送一个字节。8）从设备接收到一个字节后作出应答（ACK）9）如果需要，主设备会重复发送字节到从设备，从设备对每个字节的接收都作出应答（ACK）10）所有数据发送完成后，主设备先释放SCL线（高）后释放SDA线（高），创建一个 STOP位结束传输SSLAVE ADDRESSR/WADATAADATAA/API data transferred from master to slave| from slave to masterh0l (write)(n bytes + acknowledge)A = acknowledge (SDA LO

7、W)A = not acknowledge (SDA HIGH)S - START conditionP = STOP condition图4主设备寻址并写数据到从设备读取数据图5是在第一个字节后主设备立即接收从设备数据的数据格式，具体传输过程如下：1）总线空闲，主设备释放 SCL线（高）和SDA （高）线2）主设备将SDA拉低，创建一个 START，启动传输3）发送要访问的从设备的 7位地址4）发送一个信号读写位，因为是主设备读取从设备数据，因此发送“1 ”5）主设备释放SDA线（高），以允许从设备对数据接收作出应答6）在第9个SCL时钟脉冲的整个高电平期间，从设备通过将SDA拉至低电平以回

8、应一个应答位（ACK），然后从第10个SCL时钟脉冲起，发送一个字节7）主设备接收到从设备发送的 ACK位后，开始自从设备读取一个字节8）主设备在接收完一个字节后发送一个应答位（ACK）位9）如果需要，主设备会重复接收自从设备发送过来的字节，同时对每个字节的接收作出应答（ACK），但最后一个字节除外10）主设备接收到最后的字节后， 在紧随的第9个SCL时钟脉冲的整个高电平期间，将SDA释放（高），以回应一个无应答 （NACK）来结束读取序列，此步骤会复位从设备状态机，并允许主设备发送STOP命令SSLAVE ADDRESSRA/VADATAADATAAPdata transferred (re

9、ad)(n bytes + acknowledge)图5在第一个字节后主设备立即读从设备11）主设备先释放SCL线后释放SDA线，从而创建一个STOP位结束传输，也可以为下一步传输而发 送另一个START位以保持总线控制组合操作图6是组合操作的数据格式，组合操作由于需要改变传输方向，因此要稍微复杂一些。每转变一次传 输方向起始条件和从机地址都会被重复但R/W位取反，在主设备接收器发送一个重复起始条件之前，一定要先发送了一个不响应信号NACK 。SSLAVE ADDRESS R/WADATAA/ASrSLAVE ADDRESSADATAA/APread or wrrte(n bytes+ ack

10、.)*read or write (n bytes+ ack.fdirection oftransfermay change at his paint.Sr = repeated START condition图6主设备寻址，组合写入和读取从设备数据二、实验内容1、基础部分（70%）试用FPGA设计实现一个I2C从设备控制器，器件地址为“D0h ”。功能切换可用逻辑电平开关控制，实验中只考虑一个从设备的情况，无需考虑从机忙碌需要主机等待的情况。1）实现接收主设备寻址写入从设备的功能，其中主设备写入的字节数据为“AAh ”，将接收到的8位数据显示在LED或数码管上2）实现主设备寻址读取从设备的功

11、能，在接收到主设备读操作后，立即发送寄存器数据“33h”给主设备3）用示波器观察并记录 SCLK和SDA波形。2、提高部分（30%）1）在基础部分的内容上增加地址判断功能，只有主设备发送的器件地址为“ D0h”，才启动读写操作，此时地址正确指示灯亮，并将随后接收到的8位数据显示在LED或数码管上，如果主设备发送的器件地址不为“ D0h”，则地址正确指示灯灭，LED或数码管显示全 0,同时用示波器观察并记录SCLK 和 SDA 波形。（10%）2）利用I2C的组合操作，模拟一个串行存储器的读写操作，主设备先往一个存储单元中写入数据，然后读取另1个存储单元的数据，其中主设备要写入的存储单元地址为“

12、 03h”，写入数据为“ 33h”。读取的存储单元地址为“ 05h”，读取到的存储器数据为“ 55h”。重复提高部分1的实验内容。（20%）三、实验要求：1、根据设计要求划分设计层次、单元模块和接口信号，在预习报告上记录设计过程，绘制系统框图，设 计验证方案。2、用原理图输入法设计所有单元模块并编译，分析编译时产生的错误和警告信息3、对所有的单元模块进行功能仿真，并记录和分析全部仿真结果4、 在顶层文件中连接全部单元模块并编译、综合、分配管脚和适配。为了便于验证，对于实验A，需将实验中心提供的从设备模块单元连接到设计文件中，对于实验B，需将实验中心提供的主设备模块单元连接到设计文件中5、对整个系统进行时序仿真，并记录和分析仿真结果。6、将仿真正确的设计下载到实验箱上，连接输入输出设备和示波器进行板级验证东南大学电工电子实验中心5