Cyclone器件中PLL的使用

《Cyclone器件中PLL的使用》由会员分享，可在线阅读，更多相关《Cyclone器件中PLL的使用（6页珍藏版）》请在装配图网上搜索。

1、Cyclone器件中PLL的使用Cyclone器件中的PLL使用介绍摘要：Cyclone? FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。 Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟 管理和偏移控制 Altera? Quartus? II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。PLL常用于同步内部器 件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小， 减小或调整时钟到输出（TCO）和建立（TSU）时间。关键字：Cy

2、clone? FPGA锁相环PLL1 .硬件结构每个Cyclone FPGA包括具有多达两个PLL。表1为几种型号Cyclone FPGA内可用的 PLL数量。表1注释：（1）位于器件的左侧中部 （2）位于器件的右侧中部表2： Cyclone PLL功能功能时钟倍频和分频相位偏移可编程占空比内部时钟输 出数量外部时钟输出数量（4）锁定端口可以输入逻辑阵列PLL时钟输出可以输入逻辑 阵列说明M/ （NX后scale计数器）（1）小至156皮秒（ps）的增量幅度（2） , （3） 每个PLL两个输出每个PLL 一个输出表2注释：（1） M, N和后scale计数器的值从1至32；（2）最小的相位偏

3、移量为压控振荡器（VC0）周期除以8：（3）对于角度调整，Cyclone FPGA的偏移输出频率的增量至少为45o0更小的角度 增量可能取决于PLL时钟输出的倍频/分频系数：（4） 100脚的扁平四方封装（TQFP） 的EP1C3器件不支持PLL LVDS输出或外部时钟输出，144脚TQFP封装的EP1C6 PLL2不支 持外部时钟输出。Cyclone PLL 区块PLL主要作用就是把内部/外部时钟的相位和频率同步于输入参考时钟。PLL由许多部 分组成，共同完成相位调整。Cyclone PLL采用一个相位频率检测器（PFD）把参考输入时 钟的上升沿和反馈时钟对齐。根据占空比规定确定下降沿。PF

4、D产生一个上升或下降信号, 决定VCO是否需要以更高或更低的频率工作。PFD输出施加在电荷泵和环路滤波器，产生 控制电压设置VC0的频率。如果PFD产生上升信号，然后VCO就会增加。反之，下降信号 会降低VC0的频率。PFD输出这些上升和下降信号给电荷泵。如果电荷泵收到上升信号， 电流注入环路滤波器。反之，如果收到下降信号，电流就会流出环路滤波器。环路滤波器把这些上升和下降信号转换为电压，作为VC0的偏 置电压。环路滤波器还消除了电荷泵的干扰，防止电压过冲，这样就会最小化VCO的抖动。 环路滤波器的电压决定了 VC0操作的速度。VCO是用四级差分环路滤波器实现的。反馈环 路中的分频计数器增加输

5、入参考频率以上的VC0频率，使得VC0频率（fVCO）等于输入参 考时钟（fREF）的M倍。PFD的输入参考时钟（fREF）等于输入时钟（fIN）除以欲scale 计数器（N）。因此，PFD某个输入的反馈时钟（fFB）锁定于PFD的另一个输入的参考时 钟（fREF） o VCO的输出输入三个后scale计数器（GO、G1和E）。这些后scale计数器 可以在PLL中产生许多谐振频率。另外，PLL有内部延迟单元补偿全局时钟网络的走线和 外部时钟输出管脚的I/O缓冲器延迟。这些内部延迟是固定的，用户无法控制。2 .软件简述Quartus II软件中用altpll宏功能调用Cyclone PLL。图

6、2是Cyclone PLL的端口 （用Quartus II altpll宏功能内的名称）以及来源和目的。要注意altpll的c1. . 0和 eO时钟输出端口是由后scale计数器GO、G1和E驱动的。G0和G1计数器驱动c0和cl PLL输出的内部全局时钟网络，E计数器驱动到eO PLL输出连接的PLL外部时钟输出管脚。图 2 Cyclone PLL 的端口图2的注释：（1）你可以把这些信号分配给单端I/O标准或LVDS： （2） InclkO必须由专用时 钟输入管脚驱动；（3） eO驱动两用PLL2.1_0UT管脚。表3： PLL输入信号端口说明inclkO PLL的时钟输入来源目的专用时

7、钟输/n计 数器入管脚（1） pllena （2） pllena是高有效信号，是PLL的启动和复位信号。逻辑 阵列（3） PLL控制信号它可以启动一个或两个PLL。当该信号为低时，PLL时钟输出端 口输出为GND, PLL失锁。一旦该信号再次变高，锁定过程开始，PLL重新和输入参考时钟 同步。可以由内部逻辑或任意的通用I/O管脚驱动pllena。areset areset是高有效信 号，复位所有的PLL计数器为初逻辑阵列（3） PFD始值。当该信号为高时，PLL复位该 计数器，失锁。一旦该信号再次变低时，锁定过程开始，PLL重新和输入参考时钟同步。 可以由内部逻辑或任意通用I/O管脚驱动are

8、set。pfdena pfdena是高有效信号，启动 PFD的升降输出信号。逻辑阵列（3） PFD当pdfena为低时，PFD无效，而VCO继续工作。 PLL不管输入时钟是否有效，时钟输出继续触发，但是会有一些长期偏移。因为输出时钟 频率一段时间内不会改变，在输入时钟无效时，pfdena端口可以作为关机或清除信号。可 以由内部逻辑或任意通用I/O管脚驱动pfdena端口。表3注释：（1） PLL的inclkO端 必须由专用时钟管脚驱动。（2）所有的PLL没有专门的pllena管脚，这样你可以为两个PLL选用其中一个 pllena或每个PLL都有各自的pllena管脚。（3）逻辑阵列来源意味着你

9、可以从内部逻辑或任意通用I/O管脚驱动这个端口。表4： PLL输出信号端口说明cl.O PLL时钟输出驱动内部全局时钟网络eO （2） PLL时钟输出驱动单端或LVDS外部时钟输出管脚。locked PLL锁定状态。当PLL锁定时, 该端口为高。当PLL失锁时，该端口为低。在PLL锁定过程中，锁定端口输出为脉冲高和 低。来源PLL后scale计数器GO或G1 PLL后scale计数器E PLL锁定检测目的全局 时钟网络（1）PLL2.1_0UT管脚（3）逻辑阵列（4）表4注释：（1）可以通过全局时钟网络驱动任何通用I/O管脚：（2） 100脚TQFP封装的EP1C3器件和144脚TQFP封装的

10、EP1C6 PLL2不支持外部时 钟输出PLL2.1_0UT：（3） PLL2.1_0UT管脚是两用管脚。如果不需要这些管脚，它们可以作为通用I/O管脚；（4）逻辑阵列目的意味着你可以把该端口输出到内部逻 辑或任意通用I/O管脚。在Quartus II软件中，你定义哪些从PLL （c0或cl）输出的内部时钟应该补偿。这 些PLL时钟输出参照PLL输入时钟进行相位校正。例如，如果c0指定为正常模式下的补 偿时钟，那么根据eO在全局时钟网络上的走线来补偿。3.管脚和时钟网络连接必须用专用时钟输入管脚CLK3.0驱动Cyclone PLL。反转时钟和内部产生时钟无 法驱动PLL。表5说明哪些专用时钟

11、管脚驱动啪些PLL输入时钟端口。单个时钟输入管脚 不能驱动所有的PLL,但是单个时钟输入管脚可以输入逻辑阵列的两个缓存器以及PLL inclk端口。表5： PLL输入时钟来源 时钟输入管脚（1） PLL1 PLL2 （2） CLKO V CLK1 V CLK2 J CLK3 J表5注释：（1）如果你使用LVDS标准，那么两个驱 动PLL的管脚的CLK都要使用：（2） EP1C3只支持PLL1。Altpll的cL . 0和eO时钟输出管脚由PLL后scale计数器GO、G1和E驱动（和顺 序无关）。GO和G1计数器馈入cO和cl PLL输出的内部全局时钟网络上。E计数器馈入 eO PLL输出的P

12、LL外部时钟输出管脚上。表6说明PLL后scale计数器输出能够驱动哪些 全局时钟网络。表6： PLL输出时钟对应的全局时钟网络PLL计数器输出GCLKO GCLK1 GCLK2 GCLK3 GCLK4 GCLK5 GCLK6 GCLK7 PLL1 GO V VG1 V JPLL2 GOV V G1J J图3为PLL输入和输出时钟连接关系，归纳了表5和表6的内容。图3. Cyclone PLL时钟连接图3注释：（1） PLL1通过CLKO和CLK1管脚支持一个单端或LVDS输入。（2） PLL2通过 CLK2和CLK3管脚支持一个单端或LVDS输入。（3） PLL1_OUT和PLL2_0UT支

13、持单端或LVDS输出。如果不使用外部时钟输出，这些 管脚可以作为通用I/O管脚。4.硬件功能可以在逻辑阵列区块（LAB）和输入/输出单元（I0E）级反转PLL的时钟输出。Cyclone PLL有许多高级功能，包括时钟倍频和分频、相位偏移、可编程占空比、外部时 钟输出和控制信号。时钟倍频和分频Cyclone PLL采用M/（NX后scale） scale系数为PLL输出端口提供时钟合成输出。每 个PLL有一个预scale系数（N）和一个乘法系数（M）,范围从1到32。输入时钟（fIN） 经由预scale计数器（N）分频后产生PFD的输入参考时钟（fREF）。然后fREF乘以“反 馈系数。控制环路

14、驱动VCO频率匹配fINX （M/N）。见下面等式。fREF=fIN/NfVCO=fREFXM=fINX （M/N）每个输出端口有一个唯一的后scale计数器降低高频VCO。有三个后scale计数器 （GO、G1和E）,范围从1至32。见下面等式：fCO=fVCO/GO=fINX (M/CNXGO) fCl=fVCO/GO=fINX (M/(NXG1) fCO=fVCO/E=fINX (M/(NXE)cO和cl可以使用两个后scale计数器之一，GO或Gl。对应有不同频率的多个PLL输出，VCO可以设置为满足VCO频率规定输出频率的最小 倍数。然后，后scale计数器降低每个PLL时钟输出端口

15、的输出频率。例如，如果时钟输 出频率需要从33到66MHz, VCO可以设置为330MHz (VCO范围内的最小倍数)。相位偏移Cyclone PLL有高级的时钟偏移能力，提供可编程的相位偏移。你可以在altpll UegaWizard?外挂插件管理器中设置所需的相位偏移，Quartus II软件会自动设置和显示 最近的有效相位偏移。你可以为每个PLL时钟输出端口输入角度、单位时间的相位偏移。 所有三个PLL后scale计数器GO、G1和E以及所有的时钟反馈模式都支持这种功能。相位偏移是根据补偿的PLL时钟输出进行的。例如，你需要100MHz输出时钟，在cO 上具有aXl倍频和+ 90相位偏移

16、，在cl上具有aXl倍频和+ 45相位偏移。如果你 选择补偿cO时钟输出，PLL使用零相位偏移cO时钟作为参考点在cO上生成+ 90的相位 偏移。既然cO是补偿时钟，那么它相对输入时钟的相位偏移+900 . cl时钟也使用零相 位偏移cO参考在cl上生成+ 45的相位偏移。对于精细的相位调整，每个PLL时钟输出计数器可以从多达8个相位移位中选择不同 的VCO相位，进行精细的相位调整。另外，每个时钟输出计数器使用唯一的初始化计数设 置独立实现相位粗调，步长为一个VCO周期。Quartos II软件可以使用时钟输出计数器和 后scale计数器的初始化设置，实现整个输出时钟周期的相位偏移。你可以把P

17、LL时钟输 出的相位偏移到180 Quartus H软件会根据相位偏移需求自动设置相位移位和计数 器设置。相位细调精度取决于输入频率和倍频/分频系数(也就是VCO周期的函数)，最精细 的步长等于VCO周期的八分之一。最小的相位偏移是l/(8XfVC0)或N/(8XMXfIN).在 Cyclone FPGA中，VCO范围从300到800MHz。因此，相位偏移可以按照1/ (8X800MHz) 到1/ (8X300MHz)范围的精度进行调整，时间单位是136到417ps。因为有八个VCO相位位移，最大步长为45 更小的步长取决于输出时钟端口所需的 倍频和分频比率。决定相位偏移度数的精度是45除以后

18、scale计数器值。例如，如果输 入时钟为X 1的125MHz,那么后scale计数器G0是3。因此，最小的相位步长是(45 /3=15 ),可能的相位偏移值是150的倍数。因为这类的相位偏移对制程、电压和温度变化很不敏感，因此具有最大精度。可编程占空比可编程占空比功能允许你设置PLL时钟输出的占空比。占空比是时钟输出高/低时间 和整个时钟周期时间的比率，表示为处于高的时间的比例。Quartus II软件使用输入频率 和目的倍频/分频比率来选择后scale计数器。占空周期精度由PLL时钟输出选用的后 scale计数器值决定，定义为50制除以后scale计数器值。例如，如果后scale计数器的

19、值为3,允许的占空比为50%除以3等于16. 67%。因为altpll宏功能不接受非整数值的占 空比值，允许的占空比为17%、33%、50%和67机由F硬件的限制，你不能实现84%的占空比，因为对给定的计数器值你不能实现最 接近100%的值。然而，你可以选择17%的占空比，反转PLL时钟输出，从而实现84%的占 空比。例如，如果G0计数器为10,占空比增量是5%,范围从5%到90席。外部时钟输出每个PLL支持通用外部时钟或来源同步发送器一个单端或LVDS外部时钟输出。E计数 器输出驱动PLL外部时钟输出(eO),它只能馈入PLL2.1_0UT管脚而不是内部逻辑。 所有三种时钟反馈模式都可以使用

20、PLLE2. U-OUTo100脚封装的EP1C3器件和144脚的EP1C6 PLL2封装不支持外部时钟输出。PLL2.1_0UT管脚是两用管脚，如果PLL不使用该管脚，那么它们可以作为I/O管 脚。PLL2. 1_OUT管脚支持的I/O标准见表7。表7： Cyclone PLL管脚支持的1/0标 准 1/0 标准 inclk PLL2. 1_OUT (1) LVTTL V V LVCMOS J J 2.5T J J 1.8-V J V 1.5-V V J 3. 3-V PCI J J LVDS (2) J J SSTL-2 Class I J J SSTL-2 Class II V V SSTL-3 Class I V J SSTL-3 Class II J J 表 7 注释： (1) 100 脚TQFP封装的EP1C3和144脚TQFP封装的EP1C6 PLL2不支持外部时钟输出：(2) 100脚TQFP封装的EP1C3不支持LVDS输出既然pllena和locked信号可以由通用1/0管脚驱动或驱动通用I/O管脚，那么它们 也支持所有的Cyclone 1/0标准。感谢您的阅读，祝您生活愉快。