简化的RISCCPU设计

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1、简化的RISC CPU设计第十七章-复杂数字系统设计实践之二-前言：在前面的各章中我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、Top-Down设计方法、还学习了可综合风格的组合逻辑和有限状态机的设 计，其中EEPROM读写器的设计，可以算是一个较复杂的嵌 套的有限状态机的设计，它是根据我们已完成的实际工程项 目，为达到教学目标而改写的，已很接近真实的设计。在本 章中，我们将介绍另一个经过简化的用于教学目标的精简指 令集CPU的构造原理和设计方法。作者相信读者参考书上的 程序和解释，经过自己的努力，就可以独立完成该CPU核的设计和验证，从而学习 Veril

2、og 设计方法，并此逐步掌握这 种利用硬件描述语言的高层次设计方法。课题的来和设计环境介绍：在本章中，我们将通过自己动脑筋，设计出CPU的软核和固核。这个 CPU是一个简化的专门为教学目的而设计的 RISC_CPU 在设计中我们不但关心CPU总体设计的合理性，而且还使得构成这个 RISC_CPU勺每一个模块不仅是可仿真的也都可以综合成门级网表。因而从物理意义上说，这 也是一个能真正通过具体电路结构而实现的CPU为了能在这个虚拟的CPU上运行较为复杂的程序并进行仿真，我们把 寻址空间规定为8K字节。下面让我们一步一步地来设计这样一个CPU并进行RTL仿真、经过综合、布局布线后，再次进行一次仿真，

3、从中我 们可以体会到这种设计方法的潜力。本章中的VerilogHDL程序都是我们自己为教学目的而编写的，全部程序在 CADENCE司的 NC-Verilog 环境、Synopsys VCS、 Mentor 公司的ModelSim 等环境下用Verilog 语言进行了仿真。同 时我们分别用 Synplify 、Altera Quartus II等工具，针对 不同的FPGA进行了综合。顺利地通过RTL级仿真、综合后门级逻辑网表仿真以及布线后的门级结构电路模型仿真。这 个CPU模型只是一个教学模型，设计也不一定很合理，只 是从原理上说明了简单的RISC _CPU是如何构成的。本章的内容是想达到以下四

4、个目的：1)学习RISC CPU的基本结构和原理；2) 了解Verilog HDL仿真和综合工具的潜力；2) 展示Verilog设计方法对软/硬件联合设计和验证的意义；3) 学习并掌握一些常用的 Verilog 语法和验证方法。作者也希 望本章的内容能引起对CPU和复杂数字逻辑系统设计有兴趣的电子工程师们的注意，加入我国集成电路的设计队伍， 提高我国电子产品的档次。于作者的经验与学识有限，不足之处敬请读者批评、指正。什么是CPUCPU即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤：1）将数据和程序输入到计算机的存储器中。2）从第一条指令的地址起开始执行该程序，

5、得到所需 结果，结束运行。CPU的作用是协调并控制计算机的各个部件执行程序，使其有条不紊地 进行。因此它必须具有以下基本功能：a）取指令：当程序已在存储器中时，首先根据程序入口 地址取出一条程序，为此要发出指令地址及控制信号。b）分析指令：即指令译码。是对当前取得的指令进行分 析，指出它要求什么操作，并产生相应的操作命令。c）执行指令：根据分析指令时产生的操作命令形成相应的操作控制信号序列，通过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。0将其功能进一步细化，可概括如下：1）能对指令进行译码并执行规定的动作；2）可以进行算术和逻辑运

6、算；3）能与存储器，外设交换数据；4）提 供整个系统所需要的控制;尽管各种CPU的性能指标和结构细节各不相同，但它们 所能完成的基本功能相同。功能分析，可知任何一种CPU内部结构至少应包含下面这些部件：1）算术逻辑运算部件，2）累加器。3）程序计数器。4）指令寄存器，译码器，5）时序和控制部件。RISC即精简指令集计算机的缩写。它是一种八十年代 出现的CPU与一般的CPU相比不仅只是简化了指令系统， 而且是通过简化指令系统使计算机的结构更加简单合理，从 而提高了运算速度。从实现的途径看，RISC_CPU与一般的CPU的不同处在于：它的时序控制信号形成部件是用硬布线 逻辑实现的而不是采用微程序控

7、制的方式。所谓硬布线逻辑 也就是用触发器和逻辑门直接连线所构成的状态机和组合 逻辑，故产生控制序列的速度比用微程序控制方式快得多， 因为这样做省去了读取微指令的时间。RISC_CPU也包括上述这些部件，下面就详细介绍一个简化的用于教学目的的 RISC_CPU勺可综合VerilogHDL模型的设计和仿真过程。RISC CPU 结构RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。我们可把它分成八个基本部件来考虑：1）时钟发生器2）指令寄存器3）累加器4）算术逻辑运算单元 5）数据控制器6）状态控制器7）程序计数器8)地址多路器各部件的相互连接关系见图。其中时钟发生器利用外

8、来 时钟信号进行分频生成一系列时钟信号，送往其他部件用作 时钟信号。各部件之间的相互操作关系则状态控制器来控 制。各部件的具体结构和逻辑关系在下面的小节里逐一进行 介绍。1DATA7:0 RST CLK FETCH ALU_ENCLK CLKA CLKGEN INSTRUCTION REGISTER RST REGISTER CLK opc_iraddr15:0DATA 7: 0OPC_IRADDRS 15:0ENAOPCODE2:0IR_ADDR12:0 ALU_OUT7:0DATA7:0 ACCUM7:0 ENA ACCUM CLK RST ACCUM7:0 DATA7:0ALU_OUT7

9、:0ACCUM7:0ZERO OPCODE2:0 OPCODE2:0 ZERO ALU CLK INC_PC LOAD_ACC ZERO LOAD_PC FETCH CONTROL RST RD (MACHINECTL MACHINE) WROPCODE2:0LOADRHALTDATACTL_ENA LOAD_ACC RD WR LOAD_IR HALT DATA_ENA DATA7:0IN7:0DATACTL DATA_ENA INC_PCLOAD_PC DATA7:0 IR_ADDR2:0ADDR12:0FETCH IR_ADDR12:0ADR PC_ADDR12:0PC_ADDR12:0

10、 IR_ADDR12:0PC_ADDR12:0 LOADCLOCK RSTADDR12:0 COUNTERSRISC-CPU中各部件的相互连接关系2时钟发生器CLKCLKGEN CLK CLK ALU_ENA ALU_ENA CLKRESET RESET FETCH FETCH图1.时钟发生器时钟发生器clkgen 利用外来时钟信号elk来生成一系列时钟和控制信号：elk、fetch、alu_ena送往CPU的其 他部件。其中fetch是控制信号，elk的八分频信号，当fetch 高电平时，使clk能触发CPU控制器开始执行一条指令，同 时fetch信号还将控制地址多路器输出指令地址和数据地

11、址。clk信号用作指令寄存器、累加器、状态控制器的时钟 信号。alu_ena则用于控制算术逻辑运算单元的操作。时钟 发生器clkgen的波形见下图2所示：clk fetchalu_ena图2时钟发生器clkgen的波形其VerilogHDL 程序见下面的模块:/clk_的开始 timescale1ns/1nsmodule clk_gen (clk,reset,fetch,alu_ena); inputclk, reset; output fetch,alu_ena; wire clk,reset;reg fetch,alu_ena; reg7:0 state;parameterS1 =8b00

12、000001,S2 =8b00000010,S3 = 8b00000100,S4 = 8b00001000,S5 = 8b00010000,S6 = 8b00100000,S7 =8b01000000,S8 = 8b10000000,idle = 8b00000000;always (posedge clk)if(reset)beginfetch = 0;alu_ena = 0;state = idle;end else3begincase(state)S1:beginalu_ena = 1;state = S2;endS2:beginalu_ena = 0;state = S3;endS3:

13、beginfetch = 1;state = S4;endS4:beginstate = S5;endS5: state = S6;S6: state = S7;S7: beginfetch = 0;state = S8;endS8: beginstate = S1;endidle:state = S1;default:state = idle;endcaseendendmodule/clk_的结束于在时钟发生器的设计中采用了同步状态机的设计方 法，不但使clk_gen模块的源程序可以被各种综合器综合， 也使得其生成的fetch、alu_ena在同步性能上有明显的提高，为整个系统的性能提高打下了良好的基础4