远程数据传输中并行转串行LVDS接口设计毕业设计说明书

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1、远程数据传输中并行转串行LVDS接口设计目录1 引言11.1 课题研究背景和意义11.2 国内外研究现状11.3 LVDS简介31.4 FPGA简介41.5 本课题研究内容和安排42 理论基础62.1 系统整体结构62.2 LVDS原理62.3 FPGA结构和特点102.3.1 FPGA的结构102.3.2 FPGA的基本特点142.4 并行接口和串行接口152.5 光耦合器163 整体硬件电路设计173.1整体电路结构173.2 FPGA内部电路及配置电路183.2.1 控制模块193.2.2 FIFO缓存设计193.2.3 时钟管理模块电路设计203.2.4 FPGA的配置电路213.3

2、DS92LV1023串化器配置电路和连接电路233.4 驱动电路CLC001273.5 存储器SDRAM 电路283.6 电源电路293.7 程序下载电路303.8 时钟电路303.9 LED显示电路313.10 开关控制电路323.11 带光耦的并行数据输入电路323.12 整体电路的性能分析334系统软件设计344.1 系统程序设计344.1.1 系统程序框图344.1.2 晶振倍频功能设计344.1.3 并行转串行程序设计354.1.4 分频程序354.2 系统程序仿真354.2.1 系统程序框图354.2.2 程序仿真图364.3系统的调试385 总结与展望385.1 总结385.2

3、展望38附录 1 系统程序39附录 2硬件电路图43附录 3 PCB板图44参考文献45致谢461 引言1.1 课题研究背景和意义随着数字信号处理技术的发展, 高速数据的采集、传输与处理也成为不可避免的问题。普通并行I/O接口电路由于受到自身电路结构和传输线的限制，已经不能满足不断发展的高速微处理器、多媒体、光传输连接、智能路由器以及网络技术的数据带宽要求。因此, 采用新的接口技术来解决高速数据传输瓶颈问题显得日益突出。低压差分信号(LVDS：Low Voltage Differential Signaling) 技术以其固有的低电压、低功耗和有利于高速传输等特点, 正逐渐成为宽带高速系统设计

4、的首选接口标准。目前,LVDS 技术在通信领域的应用更是日益普及, 尤其在基站、大型交换机以及其他高速数据传输系统中, LVDS 正在发挥着不可替代的作用 。随着3G技术的迅猛发展，LVDS接口电路作为一种具有诸多优势的接口技术，逐渐成为人们的研究重点。由于能够降低互连总线的条数、降低复杂度、减小功耗、降低成本，能使系统可靠性提高，被应用于总线互联中。而作为3G技术融合的核心接口电路，其技术和产品基本上都被国外公司所垄断，从而国家每年都要花费大量的经费来购买，同时也不利于国家的信息安全。在测试测量领域，系统与系统之间，系统模块间需要传输大量数据。总线是服务于系统的一个很重要的组成部分，它作为系

5、统间通信的桥梁，对提高系统性能起着至关重要的作用，为系统之间的数据传输提供了有效保证。现在， 各种系列的传输设备或传输系统均使用价格便宜、取材方便的双绞线, 来传输高质量的视频信号、音频信号和控制数据, 且其传输距离可选。虽然使用品牌系列双绞线所组成的传输系统具有独特亮度/色度处理、多级瞬态冲击保护及超强的干扰抑制能力, 但在数据高速传输中, 其高可靠性技术指标却并不能符合要求, 其所面临的问题是如何应用先进的技术来保证数据在双绞线缆中的高速传输。而将低电压差分信号(LVDS) 串行器-解串器用于双绞线电缆数据高速传输系统不失为一种新技术，很多公司的芯片正是利用这种技术完成了高频信号的远端传输

6、。1.2 国内外研究现状 从上世纪九十年代以来，国外的各大公司已开始关注着接口电路研究与发展，相继推出了许多相关产品，主要体现在三个方面：1)垄断性强、产品丰富。LVDS产品都被国外大公司，如MAXIM、Intersil、Micrel、Agilent、TI等占有，涵盖整个接口电路，频率从几十兆到几吉，能够完全满足用户要求。2)性能高。如2.5Gbps的LVDS串化器和解串器，在018um的工艺下，面积为1230um248um，功耗为200mW。3)数据传输速度快。现在LVDS接口电路数据转换速度已经达到了十几吉，还在不断的增长，针对通讯技术发展及3C融合的加快，国外公司加大了在该领域的投入，领

7、先优势不断扩大。 一些有名的大公司，国半、TI、飞兆半导体己推出各种LVDS产品，其中性能比较高的例如FINl217串行器/FINl219解串器，数据传输率达到将近2Gbps由于种种原因，且前国内使用的是国外厂商提供的产品，几乎没有自主设计的高性能LVDS核心电路和芯片，而且国外对LVDS高速IO接口的核心电路也是严格保密的为了不受制于人，我们必须自主研究设计LVDS高速接口电路，芯片及IP核接口电路是用来减小数据传输信道对传输信号的畸变的。它在模拟电话系统，以太网、无线通讯、磁盘读出电路，PCB板到芯片，芯片与芯片间和光纤通信等数据系统中具有广泛的应用。在接口电路中，线上数据率从最初3Mbp

8、s发展到了目前的IGbps以上制造工艺经历了从双极型工艺，BiCMOS工艺、GaAs工艺、CMOS模拟工艺到CMOS数字工艺的发展目前低成本的标准CMOS数字工艺是接口电路设计的主流工艺，设计方法也多种多样接口电路以越来越高的速度，以越来越智能化的工作方式，以与主流工艺数字CMOS工艺兼容的制造工艺不断地向前发展国外知名的设计公司都有自己的高速IO单元库，虽然国外关于接口电路这方面的资料比较少，但从国外处理器的高速发展上可以推测出国外公司的接口电路性能是非常高的国内接口电路的设计则起步较晚，目前的接口电路速度基本都在200MHz以下，这也是限制我国高速微处理器产业发展的一个因素因此，加大接口电

9、路的研究力度，建立具有自主知识产权的IO单元库，对于集成电路的发展具有重要而深远的意义目前，中国电路设计工程师也开始重视LVDS技术的发展，其需求也在飞速发展。例如银河巨型机的高速互连传输中就采用了LVDS技术。国内几乎没有自主设计的LVDS核心电路和芯片，使用的基本上都是国外厂商提供的成品，目前只有几家公司在进行LVDS核心电路和芯片的研发工作，因此，推进LVDS接口电路自主研发和应用具有很大的实际意义。从银河巨型机的高速互连传输使用LVDS技术可以看出，中国电路设计工程师已经开始重视LVDS技术。但国内几乎没有自主设计的LVDS核心电路和芯片，使用的基本上都是国外厂商提供的成品。即使有，都

10、仅仅研究领域集中在数据率为2Gbps以下的产品，对于2Gbps以上数据率产品，没有推出。在高校中，陆续在LVDS高速接口电路上进行了许多理论研究，而且提出了一些接口电路设计方案，但仅停留在2Gbps以下的研究，未见其相关产品的出现。我国在高速接口电路的研究和产品开发方面已经远远落后于国外。接口芯片作为总线互连的核心电路应用越来越广泛，必须加大投入，提升研究实力，才能缩小IC行业差距。1.3 LVDS简介LVDS(Low Voltage Differential Signaling)是一种低振幅差分信号技术，LVDS接口又称RS-644总线接口，是20世纪90年代出现的一种数据传输和接口技术，使

11、用的信号幅度约350mV，非常低。通过一对差分PCB走线或平衡电缆传输数据，具有低功耗、低辐射和高抗噪声等特点。LVDS在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用。LVDS最早是由美国国家半导体公司提出的一种高速信号传输电平，此后，在下列两个标准中作了定义。IEEE P1596.3标准，主要面向Scalable Coherent Interface定义了LVDS的电特性，还定义了SCI协议中数据包交换时的编码；ANSI/TIA/EIA.644标准主要定义了LVDS的电特性，并建议了标准推荐的最高数据传输速率是655Mbps。通常LVDS标准是以后者提供的为准。200

12、1年又重新修订发表了ANSI/TIA/EIA-644标准，标准的参数如表1.1所示。表1.1 ANSI/EIA/EIA-644标准表符号参数最小值最大值单位VOD差模输出电压250400mVVOS输出偏移电压1.1251.375VVODVOD变化范围50mVVOSVOS变化范围50mVIsa，Isb输出电流24mVtrVOD上升时间0.261.5nStfVOD下降时间0.261.5nSIin输入电流20AVth阈电压100mVVin输入电压02.4V1.4 FPGA简介 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、E

13、PLD等可编程器件的基础上进一步发展的产物。既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA能完成任何数字器件功能，上至高性能CPU,下至简单ASIC电路，都可以用FPGA来实现。利用FPGA，工程师可以通过传统的原理图输入法，或是硬件描述语言VHDL自由设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用FPGA在线修改能力，随时修改设计而不必改动硬件电路。使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。FPGA的这些优点使得FPGA技术在90年代以后得到飞速的发展，同时也大大推动了EDA软件

14、和硬件描述语言(HDL)的进步。1.5 本课题研究内容和安排 论文的研究目标是设计一种高速的LVDS链路，采用FPGA来实现LVDS芯片的控制。本论文进行了以下几方面的工作：(1)研究掌握LVDS的国际标准，及其发展趋势；(2)研究LVDS接口电路的系统架构，制定电路系统结构；(3)研究FPGA控制下的LDVS接口，实际电路和版图；(4)研究并串转换电路结构，设计电路和版图；(5)研究LVDS驱动器电路原理和结构，设计电路和版图；(6)研究数据缓冲电路以及辅助电路原理和结构，设计电路和版图；本论文的安排如下：第一章讲述了本课题研究背景与LVDS研究的必要性以及LVDS的标准定义；第二章详细介绍

15、高速LVDS接口的原理和FPGA的原理；第三章主要介绍本设计中的所有硬件电路，包括FPGA、LVDS、驱动器等配置电路，并作出详细的电路图；第四章详细介绍各种软件的流程，主要是基于VHDL的FPGA控制LVDS芯片的程序流程。2 理论基础2.1 系统整体结构LVDS高速接口是当前CMOS电路设计中的重要研究课题，它在减小CMOS芯片内外速度差异、实现高速数据传输方面具有独特的优势和作用。发送电路的主控制器在开关的控制下通过光耦合器接收8位并行数据，数据经LVDS串化器转化为串行数据后，再用驱动器对信号进行加强，然后将信号传送到中继子系统。控制芯片与LVDS串化器之间的并行数据传输速度为100

16、KBYTES/s1 MBYTES/s；本系统与中继子系统间的串行数据传输速度要大于15 MBYTES/s，传输距离要大于50m；此外还要将驱动器和中继子系统间的串行数据传输状态通过指示灯显示供观察，而且要求常规测试无误码。结构框图如图2.1所示： 控制芯片配置芯片LVDS串化器 驱动器 光耦合器CS串行数据并行数据并行数据串行数据中继子系统图2.1 系统总体框图2.2 LVDS原理 LVDS(Low Voltage Differential Signaling)是一种低振幅差分信号技术，它使用幅度非常低的信号(约350mV)通过一对差分PCB走线或平衡电缆传输数据，它能以高达数千Mbps的速度

17、传送串行数据。由于电压信号幅度较低，而且采用恒流源模式驱动，故只产生极低的噪声，消耗非常小的功率，甚至不论频率高低，功耗都几乎不变。此外，由于LVDS以差分方式传送数据，所以不易受共模噪音影响。LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特点。LVDS以其固有的低电压、低功耗和有利于高速传输等特点，越来越成为宽带高速系统设计的首选接口标准。目前，LVDS技术在对信号完整性、低抖动及共模特性要求较高的高速数据传输系统中得到了越来越广泛的应用。LVDS的工作原理如图2.2所示，其驱动器由一个恒流源(通常为3.5mA

18、)驱动一对差分信号线组成。在接收端有一个高的直流输入阻抗(几乎不会消耗电流)，所以几乎全部的驱动电流将流经100Q的终端电阻在接收器输入端产生约350mV的电压。当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生一个有效的“0”或“1”逻辑状态。图2.2 LVDS工作原理图LVDS技术之所以能够解决目前I/O口的瓶颈，是由于其在速度、噪声、EMI、功耗、成本等方面的优点。首先，表2.1提供了LVDS与其他几种接口电路的性能对比表格：表2.1 LVDS与其他几种接口电路的性能对比参数LVDSRS-422PECLTTL输出电压振幅（典型值）350mV2V800mV2.4V接收器输入阈值10

19、0mV200mV200mV1.2V速度（Mbps）400400100驱动器传输延迟（最大值）1.7ns11ns4.5nsNA接收器传输延迟2.7ns30ns7.0nsNA动态损耗最低低高高噪声低低低高综合成本低低高低同为差分传输接口，LVDS与RS-422、PECL相比，在传输速率、功耗、接收灵敏度和成本等方面都有优越性；与传统的TTL/CMOS接口相比，LVDS在高速、低抖动及对共模特性要求较高的数据传输系统中的应用有着巨大的优势。LVDS具有低功耗、低误码率、低串扰、低辐射和高速的性能。可见，LVDS之所以成为目前高速I/O接口的首选信号形式来解决高速数据传输的限制，就是因为其在传输速度、

20、功耗、抗噪声、EMI等方面具有优势。1高速传输能力在ANSI/TIA/EIA-644定义中的LVDS标准，数据传输率达到了655Gbps，LVDS的恒流源模式、低摆幅输出的工作模式决定着LVDS具有高速驱动能力。2低功耗特性LVDS器件用CMOS工艺实现，能够提供较低的静态功耗；当恒流源的驱动电流为3.5mA，负载(100终端匹配)的动态功耗仅为1.225mW；LVDS的功耗是恒定的，不像CMOS收发器的动态功耗那样相对频率而上升。恒流源模式的驱动设计降低了系统功耗，极大地减小了频率对系统功耗的影响。虽然当速率较低时，CMOS的功耗比LVDS小，但是随着频率的提高，CMOS的功耗将逐渐增加，最

21、终需要消耗比LVDS更多的功率。通常，当数据频率在200Mbps左右时，LVDS和CMOS的功耗大致相同，但当今的数据速率已经远远超过了这个值。3低电源供电随着集成电路的发展和对更高数据速率的要求，低压供电成为急需。降低电源电压不仅可减少高密度集成电路的功率损耗，而且能降低芯片内部的散热压力，有助于提高集成度。LVDS的驱动器和接收器不依赖于特定的供电电压特性，决定了其在这方面的优势。4较强的抗噪声能力差分信号固有的优点是噪声以共模的方式在一对差分线上耦合出现，并在接收器中相减，可消除噪声对信号的影响，LVDS具有较强的抗共模噪声能力。5有效地抑制电磁干扰由于差分信号的极性相反，对外辐射的电磁

22、场可以相互抵消，耦合得越紧密，泄放到外界的电磁能量越少，即降低EMI。6时序定位精确由于差分信号的开关变化位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，受工艺和温度的影响小，能降低时序上的误差，有利于高速数字信号的有效传输。7适应地平面电压变化范围大LVDS接收器可以承受至少1V的驱动器与接收器之间的地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器的偏置电压以及轻度耦合到的噪声之和，在接收器的输入端，相对于驱动器的地是共模电压。当摆幅不超过400mV时，这个共模范围是+0.22V+2.2V，一般情况下，接收器的输入电压范围可在0V+2.4V内变

23、化。LVDS的上述特点，使得HyperTansport (by AMD)，Infmiband(by Intel)，PCIExpress(by Intel)等第三代IPO总线标准(3G I/O)不约而同地将低压差分信号(LVDS)作为下一代高速信号电平标准。所以，在长线传输中采用LVDS作为设计的传输信号，可以实现低功耗、低误码率、低串扰、低辐射和高速的数据传输，是设计所必需的。我们采用FPGA为整个控制中心，然后控制LVDS串化器芯片是DS92LV1023芯片来实现并行到串行的高速转换。DS92LV1023是可将10位并行COMS或TTL数据转换为具有内嵌时钟的告诉串行差分数据流的串化器。其内

24、部锁相环可以从随机数据中重建并行时钟；发送始终为40-60MHz，BLVDS总线数据传输速率最高为660Mbps;发送时钟频率在66MHz时，芯片组功耗小区5000mW；可编程时钟触发沿；基于信号的芯片管脚布局，简化了不限难度；具有同步模式和锁定指示；采用28脚SSOP封装。2.3 FPGA结构和特点2.3.1 FPGA的结构FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。对PROM、EPROM、E2PROM熟

25、悉的人都知道这些可编程器件的可编程原理是通过加高压或紫外线导致三极管或MOS管内部的载流子密度发生变化，实现所谓的可编程，但是这些器件或只能实现单次可编程或编程状态难以稳定。FPGA则不同，它采用了逻辑单元阵列LCA(Logic Cell Array)这样一个新概念，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输出输入模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。FPGA 的可编程实际上是改变了CLB 和IOB的触发器状态，这样，可以实现多次重复的编程由于 FPGA 需要被反复烧写，它实现组合逻辑的基本结

26、构不可能像ASIC那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。查找表可以很好地满足这一要求，目前主流 FPGA 都采用了基于 SRAM 工艺的查找表结构，也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。通过烧写文件改变查找表内容的方法来实现对 FPGA 的重复配置。根据数字电路的基本知识可以知道，对于一个n输入的逻辑运算，不管是与或非运算还是异或运算等等，最多只可能存在2n种结果。所以如果事先将相应的结果存放于一个存贮单元，就相当于实现了与非门电路的功能。FPGA的原理也是如此，它通过烧写文件去配置查找表的内容，从而在相同的电路情况下实现了不同的逻

27、辑功能。查找表 (Look-Up-Table) 简称为 LUT，LUT 本质上就是一个 RAM。目前 FPGA 中多使用 4 输入的 LUT，所以每一个LUT可以看成一个有4位地址线的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能结果，并把真值表(即结果)事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 加电时，FPGA 芯片将 EPROM 中数据读入片内编程 RAM 中，配置完成后，FPGA 进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPG

28、A能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的 EPROM、PROM 编程器即可。这样，同一片 FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA 的使用非常灵活。如前所述，FPGA是由存放在片内的RAM来设置其工作状态的，因此工作时需要对片内RAM进行编程。用户可根据不同的配置模式，采用不同的编程方式。Xilinx FPGA 的常用配置模式有 5 类：主串模式、从串模式、Select MAP 模式、Desktop 配置和直接 SPI 配置。FPGA芯片结构目前主流的FPGA是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能(如RAM、

29、时钟管理和DSP)的硬核(ASIC型)模块。如图2.3所示(注：下图只是一个示意图，实际上每一个系列的FPGA都有其相应的内部结构)，FPGA芯片主要由6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。图2.3 FPGA芯片内部结构每个模块的功能如下：1 可编程输入输出单元(IOB)可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图2.4所示。FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵

30、活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。图 2.4 IOB内部结构外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间(Hold Time)的要求可以降低，通常默认为0。 为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组(bank)，每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不

31、同bank的VCCO可以不同。只有相同电气标准的端口才能连接在一起，VCCO 电压相同是接口标准的基本条件。2可配置逻辑块(CLB) CLB是FPGA内的基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路(多路复用器等)和触发器组成。 开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。在ALTERA公司的FPGA器件中，CLB由多个(一般为4个或2个)相同的Slice和附加逻辑构成，如图2.5所示。每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式 RAM 和分布式 R

32、OM。图2.5 典型的CLB结构示意图3数字时钟管理模块(DCM) 业内大多数FPGA均提供数字时钟管理(赛灵思公司的全部FPGA均具有这种特性)。赛灵思公司推出最先进的FPGA提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。4嵌入式块RAM(BRAM) 大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器(CAM)以及FIFO等常用存储结构。RAM、FIFO是比较普及的概念，在此就不冗述。CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM中的数

33、据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。在实际应用中，芯片内部块RAM 的数量也是选择芯片的一个重要因素。5 丰富的布线资源 布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；第二类是长线资源，用以完成芯片Bank间的高速信号和第二全局时钟信号

34、的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线 ；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。6 底层内嵌功能单元 内嵌功能模块主要指 DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等软处理核 (Soft Core)。现在越来越丰富的内嵌功能单元，使得单片 FPGA 成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向 SOC 平台过渡。 DLL 和 PLL 具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。Altera公司生产的芯片上集成了DCM和DLL，Alt

35、era公司片集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。7. 内嵌专用硬核 内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA处理能力强大的硬核(Hard Core)，等效于ASIC电路。为了提高 FPGA 性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高 FPGA 的乘法速度，主流的FPGA中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA内部都集成了串并收发器 (SERDES)，可以达到数十 Gbps 的收发速度。 赛灵思公司的高端产品不仅集成了Power PC系列CPU，还内嵌了DSP Core模块，其相应的系统级设计工具是 ED

36、K 和 Platform Studio，并依此提出了片上系统 (System on Chip) 的概念。通过 PowerPC、Miroblaze、Picoblaze 等平台，能够开发标准的 DSP 处理器及其相关应用，达到 SOC 的开发目的。2.3.2 FPGA的基本特点(1) 采用FPGA设计ASIC电路，用户不需投片生产，就能得到合用芯片；(2) FPGA可做其它全定制或半定制ASIC电路的中试样片；(3) FPGA内部有丰富的触发器和I/O引脚；(4) 它是ASIC电路设计中周期最短、开发费用最低、风险最小的器件之一；(5) FPGA采用高速CMOS工艺，功耗低，可以与CMOS、TTL

37、电平兼容；(6) FPGA易学易用，电路设计人员使用FPGA进行电路设计时，不需要具备专门的集成电路深层次的知识；(7) FPGA改动灵活，FPGA软件包中有各种输入工具、仿真工具、编程器及烧录器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。 当电路有少量改动时，更能显示出FPGA的优势。FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择。在本次设计中我们采用系统的控制芯片选择的是ALTERA公司开发的芯片EP2C5Q208C8N，该FPGA芯片有一个稳定的可编程架构的配置逻辑块(CLB)，周围是可编程输入/输出模块(IOB)。其主要特点

38、是:密度高达6912个逻辑单元；有多达30万个门阵列；成本低；4K的16位分布式RAM；系统最高频率可达到200MHz。2.4 并行接口和串行接口并行传输是在传输中有多个数据位同时在设备之间进行的传输。一个编了码的字符通常是由若干位二进制数表示，如用ASCII码编码的符号是由8位二进制数表示的，则并行传输ASCII编码符号就需要8个传输信道，使表示一个符号的所有数据位能同时沿着各自的信道并排的传输。并行口对应并行通信。串行传输方式是与串行接口相对应的通信方式。串行传输方式在每一个时间单位传输一位信息(即每位都占据固定长度的时间间隔)，信息的所有位按顺序一位一位传送。串行传输有时也称为串行通信，

39、由于使用的传输线少，所以成本低，适合于远距离传输。串行通信中，数据通常是在两个站(如终端和微机)之间进行传送，按照数据流的方向可分成三种基本的传送模式，分别是单工传送、半双工传送和全双工。串行接口的特点是通信线路简单，只要一对传输线就可以实现双向通信，并可以利用电话线，从而大大降低了成本，特别适用于远距离通信，但传送速度较慢；成本低但送速度慢。串行通讯的距离可以从几米到几千米。串口形容一下就是一条车道，而并口就是有8个车道同一时刻能传送8位（一个字节）数据。但是并不是并口快，由于8位通道之间的互相干扰。传输时速度就受到了限制。而且当传输出错时，要同时重新8个位的数据。串口没有干扰，传输出错后重

40、发一位就可以了。所以要比并口快。设计中我们采用LVDS信号的串行接口来传输数据，不仅具有了LVDS的各种优点，还可以在双绞线上实现数据无差错的高速传输，所以必须要对并行的数据先进行并串转换再进行串行传输。2.5 光耦合器 光耦合器（optical coupler，英文缩写为OC）亦称光电隔离器或光电耦合器，简称光耦。它是以光为媒介来传输电信号的器件，通常把发光器（红外线发光二极管LED）与受光器（光敏半导体管）封装在同一管壳内。当输入端加电信号时发光器发出光线，受光器接受光线之后就产生光电流，从输出端流出，从而实现了“电光电”转换。普通光耦合器只能传输数字（开关）信号，不适合传输模拟信号。近年

41、来问世的线性光耦合器能够传输连续变化的模拟电压或模拟电流信号，使其应用领域大为拓宽8。根据使用方法不一样输入端电流为几十微安到十几毫安。对应的输出端电流在数毫安到二百毫安之间。因为很多电路中同时存在高压和低压部分，光电耦合器一般在电路中起的都是电压隔离控制的作用，其电压隔离值可达1000V。光耦分输入和输出两个部分，输入端内部是一只发光二极管，输出端则是一只光敏三极管。单光偶分四脚和六脚两种，四脚的两只脚输入控制信号，电流值一般不能超过15mA，另外两只脚是输出端对应内部光敏器件的集电极和发射极，六脚的输入端和四脚相同，多出的一只脚是空的不用。输出端有两个脚和四脚输出端作用相同，多出的一只脚是

42、用来控制光敏器件是否受输入端控制的。本次设计中采用光耦合器作为FPGA与前端数字信号的连接，可以很好的实现输入输出信号之间的隔离，达到电绝缘和抗干扰的目的。本章小结：本章主要介绍了LVDS的原理和FPGA的原理和结构，它们是本次设计的主要对象，利用FPGA来控制LVDS串化器来实现采集到的多路并行数据串化为串行数据在双绞线上传输，并且加入驱动器以传送更远的距离。3 整体硬件电路设计3.1整体电路结构控制芯片与LVDS串化器之间的并行数据传输速度为100 KBYTES/s1 MBYTES/s；本系统与中继子系统间的串行数据传输速度要大于15 MBYTES/s，传输距离要大于50m；此外还要将驱动

43、器和中继子系统间的串行数据传输状态通过指示灯显示供观察，而且要求常规测试无误码。流程图如图3.1所示, 图3.1 LVDS串并转化电路结构 在信号接收端采用了光耦合器进行信号隔离，光耦合器在电气上是不连接的,因此可隔离输入、输出信号,起到电绝缘及抗干扰的作用；然后并行数据进入控制芯片FPGA，在FPGA的控制下，并行的数据有次序的进入LVDS进行并串转换；由于本设计要实现的是长线传输,要求传输距离达到50m以上,而差分串行信号在传输过程中会出现衰减,因此在信号发送端使用驱动器对信号进行加强；最后数据由与PC机连接的RJ45接口进入。这样一个过程完全可以是一个远程高速数据采集系统，可以完成高速的

44、、实时的、大量的数据传输。3.2 FPGA内部电路及配置电路FPGA 主芯片采用Altera 公司高性价比FPGA：CycloneII 系列EP2C5Q208C8N，它的资源如图2.9 所示,图 3.2 EP2C5Q208C8N 芯片资源截图FPGA在本次设计中主要作为控制芯片使用。它的具体作用有以下几个：（1）控制DS92LS1023串化器的工作；（2）利用外部晶振和内部DLL为内部电路和DS92LV1023提供精确的时钟信号；（3）为8路数据提供深度FIFO缓存。（4）控制LED灯显示，及配置电路的工作。 其内部逻辑框图如图3.3所示：图3.3 本设计中FPGA的内部逻辑结构图3.2.1

45、控制模块 它的作用主要是控制DS92LV1023的工作，主要有：通过来选择DS92LV1023的发送时钟触发沿；通过DEN口控制串行输出允许；通过口控制省电模式开关；通过SYNC口控制同步信号的发送；同时可以在8位数据前后加入帧同步位和控制位构成10位数据。这个控制模块可以通过各种基本的数字电路逻辑来实现。3.2.2 FIFO缓存设计在不同时钟控制的时钟域中传递数据时，为了避免发生亚稳态和产生毛刺，应该做好异步时钟域之间的隔离处理。通常，采用FIFO以数据缓冲的形式来作为异步时钟域之间的隔离接口。在整个通信过程中加入无效数据来避免数据流的多次字对齐，因此不能保证其输出数据在任意时刻均为系统所需

46、有效数据，即有效数据并不是按照等时间间隔输出，通过在FPGA内部集成FIFO作为缓存来解决数据存储与处理的速度匹配问题。FPGA(Field Programmable Gate Array)现场可编程门阵列是在专用ASIC的基础上发展起来的，既继承了ASIC的大规模、高集成度、高可靠性的优点，又克服了普通ASIC设计周期长、投资大、灵活性差的缺点，逐步成为复杂数字硬件电路设计的理想首选。FIFO是一个具有特殊功能的存储器，数据的存储是以FIFO输入端口的先后秩序来进行存储的，也以相同的秩序从FIFO的输出端口中读出，因此存储在FIFO内的数据写入和读取只会受到读写时钟和读写请求信号的控制，并不

47、需要读写地址线。下图是FIFO在系统中的应用。图 3.4 FIFO在系统中的应用电路3.2.3 时钟管理模块电路设计对于高速数据传输系统，时序问题是设计的关键。由于局部端FPGA输入时钟达到60MHz，属于高速时钟，芯片上时钟的分布质量就变得越来越重要。在设计中要求使用同步时序电路，同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时、抖动提出了极高的要求。为了满足同步时序设计的要求，一般做法是在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延时。本设计采用60MHz的有源晶振作为系统全局时钟，时钟模块是为设计中的其余模块所用到的时钟提供支持的，它负责产生其它模块

48、所用到的时钟。时钟模块的核心是延迟锁相环DLL。延迟锁相环DLL(DelayLocked Loop)可以被用来实现一些电路以完善和简化系统级设计，比如提供零传播延迟，低时钟相位差和高级时钟区域控制等。时钟相位差和时钟延迟严重影响设备的性能，在大的设备中用传统的时钟网络控制时钟相位差和时钟延迟变得十分困难，Altera 公司高性价比FPGA：CycloneII 系列EP2C5Q208C8N每一个DLL可以驱动两个全局时钟，全局时钟分布网络可以根据不同的负载，将时钟相位差最小化。通过观察一个DLL输出时钟，它可以在网络中补偿延迟，有效消除设备内从外部输入端口到时钟装载的延迟。除了根据原时钟信号提供

49、零延迟，DLL还可以提供原时钟信号的若干倍频段。DLL可以使时钟加倍，二倍频或四倍频。还可以对时钟信号进行分频，15、2、25、3、4、5、8、16分频。DLL还可以提供固定相位差的时钟，如900、1800、2700，另外，DLL可以被用作时钟镜像，通过驱动DLL芯片外的输出，然后反馈，DLL可以降低多个设备间的时钟相位差。一个最简单的DLL包括一个“可调延迟线”、“时钟分布网络”和“控制器”。“可调延迟线”产生一个输入信号CLKIN延迟了的版本。时钟分布网络在所有内部寄存器时钟和CLKFB脚反馈时钟之间布线。“控制器要检测输入时钟和反馈时钟来调节延迟线。延迟线可以通过电压控制的延迟或一系列离

50、散延迟成分建立。一个DLL的工作原理是：在输入时钟和反馈时钟中插入延迟，直到两个时钟上升沿相同，使得他们同步。当输入时钟和反馈时钟边沿在一条直线上后，DLL锁存。电路直到DLL锁存之后才开始初始化，所以两个时钟无区别，DLL的输出时钟补偿了时钟信号在网络的分布延迟，有效的消除了源时钟和负载之间的延迟。DLL的结构如图3.5所示。图 3.5 典型的DLL模块示意图3.2.4 FPGA的配置电路FPGA的相关电路主要就是FPGA的配置电路，其余的应用电路只要将外围芯片连接到FPGA的通用I/O管脚上即可。FPGA配置方式灵活多样，根据芯片是否能够自己主动加载配置数据分为主模式、从模式以及JTAG模

51、式。典型的主模式都是加载片外非易失(断电不丢数据)性存储器中的配置比特流，配置所需的时钟信号(称为CCLK)由FPGA内部产生，且FPGA控制整个配置过程。从模式需要外部的主智能终端(如处理器、微控制器或者DSP等)将数据下载到FPGA中，其最大的优点就是FPGA的配置数据可以放在系统的任何存储部位，包括：Flash、硬盘、网络，甚至在其余处理器的运行代码中。JTAG模式为调试模式，可将PC中的比特文件流下载到FPGA中，断电即丢失。(1) 主模式在主模式下，FPGA上电后，自动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射；主模式根据比特流的位宽又可以分为：串行模式(单比特流)

52、和并行模式(字节宽度比特流)两大类。如：主串行模式、主 SPI Flash 串行模式、内部主 SPI Flash 串行模式、主 BPI 并行模式以及主并行模式，如下图3.6所示。图 3.6 FPGA的主模式配置图(2) 从模式在从模式下，FPGA作为从属器件，由相应的控制电路或微处理器提供配置所需的时序，实现配置数据的下载。从模式也根据比特流的位宽不同分为串、并模式两类，具体包括：从串行模式、JTAG模式和从并行模式三大类。(3) JTAG 模式在 JTAG 模式中，PC 和 FPGA 通信的时钟为 JTAG 接口的 TCLK，数据直接从 TDI 进入 FPGA，完成相应功能的配置。本次设计我

53、们采用主串模式来配置电路。在主串模式下，由FPGA的CCLK管脚给PROM提供工作时钟，相应的PROM在CCLK的上升沿将数据从D0管脚送到FPGA的DIN管脚。无论PROM芯片类型(即使其支持并行配置)，都只利用其串行配置功能。主串模式是Altera公司各种配置方式中最简单，也最常用的方式，基本所有的可编程芯片都支持主串模式。EP2C5Q208C8N芯片的配置电路如图3.8所示。 图 3.7 EP2C5Q208C8N的外部电路配置图3.3 DS92LV1023串化器配置电路和连接电路DS92LV1023是可将10位并行COMS或TTL数据转换为具有内嵌时钟的串行差分数据流的串化器。其内部锁相

54、环可以从随机数据中重建并行时钟；发送始终为40-60MHz，BLVDS总线数据传输速率最高为660Mbps;发送时钟频率在66MHz时，芯片组功耗小区5000mW；可编程时钟触发沿；基于信号的芯片管脚布局，简化了不少难度；具有同步模式和锁定指示；采用28脚SSOP封装。10位BLVDS串化器DS92LV1023的原理和应用低压差分信号LVDS是由ANSI/TIA/EIA-644-1995定义的用于高速数据传输的物理层接口标准， 它具有超高速 （速率可达1.4Gbps） 、超低功耗和低电磁辐射等特性，因而是在铜介质上实现千兆位级速率通讯的优选方案。 而文中介绍的总线形低压差分信号（BLVDS）是

55、LVDS技术在多点通讯领域的扩展，它要求有更大的驱动电流 （10mA） 和更好的阻抗匹配设计。DS92LV1023和DS92LV1224是美国国家半导体公司推出的10位总线型低压差分信号的应用芯片组。 其中DS92LV1023是可将10位并行CMOS或TTL数据转换为具有内嵌时钟的高速串行差分数据流的串化器； 而则DS92LV1224是接收该差分数据流并将它们转换为并行数据的解串器，它同时又可以重建并行时钟。采用该器件组进行数据串化时采用的是内嵌时钟，这样可有效地解决由于时钟与数据的不严格同步而制约高速传输的瓶颈问题。DS92LV1023如图3.8所示： 图 3.8 DS92LV1023内部结

56、构图其主要特性如下：内部锁相环可从随机数据中重建并行时钟；发送时钟为4066MHz，BLVDS总线数据传输速；率最高为660Mbps；发送时钟频率在66MHz时， 芯片组功耗小于500mW；可编程时钟触发沿；基于信号流的芯片管脚布局， 简化了布线难度；具有同步模式和锁定指示；采用28脚SSOP封装。其中各引脚的作用如表3.1所示： 表 3.1 串化器DS92LV1023管脚功能表管脚名称方向管脚号码功 能DINR输入312数据输入，将数据送入到输入锁存器中输入13选择发送时钟触发沿，该端为高时，上升沿触发DO+输出22串行差分数据输出正端DO-输出21串行差分数据输出负端DEN输入19串行输出

57、允许。该端为低则置差分输出口为三态输入24省电模式。为低时，关闭锁相环并置输出管脚为三态TCLK输入14发送时钟输入端。时钟频率在4066MHzSYNC输入1、2此管脚为逻辑与关系，其值为1时，芯片将连续发送同步信号DVCC输入27、28数字电路电源输入DGND输入15、16数字电路地AVCC输入17、23、26模拟电路电源输入AGND输入18、20、25模拟电路地其工作状态： DS92LV1023和DS92LV1224芯片组具有初始化、 传输数据、 再同步三种主动工作状态和省电及三态两种被动工作状态，下面对这些工作状态进行逐一介绍。1.主动工作状态a.初始化DS92LV1023和DS92LV

58、1224芯片组的初始化包括内同步和外同步两步：第一步： 上电后， 两芯片分别置所有输出管脚为三态， 而后启动锁相环跟踪并锁定本地时钟 （对于串化器， 为TCLK；对于解串器， 为REFCLK） 。第二步： 由串化器的BLVDS端口连续发送由六位0及六位1组成的同步信号， 然后由解串器锁相环试图锁定到内嵌时钟。一旦锁定成功，即可置LOCK管脚为低， 并通知串化器可以发送数据。b. 传输数据串化器用TCLK来选通输入数据，并存入10位输入锁存器。发送时从中取出数据，再加上作为内嵌时钟的起始位（1）和终止位（0）各一位， 然后将总共12位顺序发送至串行差分端口； 解串器将接收到的串行数据转换为12位

59、并行数据并存入输出锁存器， 同时从内嵌时钟中重建并行时钟， 并用此时钟来选通输出锁存器及输出数据。下图3.9为串化器串化时序图。（由于锁存器与逻辑电路的影响，串、并数据之间具有相对延时， 见图中的TSD） 。c . 再同步一旦解串器中的锁相环失锁，(LOCK位将置高以通知串化器改发同步信号。由于锁相环失锁后，时钟会出现紊乱， 因此， 最后接收的5个数据可能是错误的。故可再次锁定以保证串化器至少要重发最后的5个数据。图 3.9 DS92LV1023工作时序图2. 被动工作状态a. 省电模式置PWRDN为低可强制芯片进入省电模式。在这种模式下， 锁相环将停止， 输出端口为三态， 工作电流也将降为几

60、个毫安。将PWRDN置高可唤醒芯片， 这时需要重新进行初始化工作。b. 三态模式将输出允许管脚（DEN或REN）置低可使芯片进入三态模式。正常工作时，芯片的输出端口（除锁定信号LOCK外）均为三态。一旦输出允许管脚置高， 系统将立即恢复到进入三态模式前的状态。在本次设计中它要接收来自FPGA XC2S50E的并行数据，并在XC2S50E控制下完成并串转换，还要把转化的串行数据通过驱动器CLC001发送出去。其电路连接图如图3.10所示：图 3.10 DS92LV1023配置和电路连接图3.4 驱动电路CLC001 CLC001驱动器能在最高400 MBYTES/s的数据传输速率下驱动50欧姆的

61、传输线；具有可控的输出信号上升沿和下降沿时间，能使传输引入的抖动最小；其利用一个外部电阻可使输出摆幅从0.8Vp-p; CLC001具有较低的耗能，使用+3.3V单电源，8脚SOIC封装.其配置与连接电路图如图3.11所示： 图 3.11 CLC001配置电路3.5 存储器SDRAM 电路配置电路选用的SDRAM 芯片是HY57V641620FTP 为64Mbit 容量，地址为A0A11，SDRAM的电源部分使用多个104 电容进行了滤波处理，保证了芯片工作的电源稳定性。SDRAM 部分原理图如图3.12 所示： 图 3.12 SDRAM原理图3.6 电源电路电源是保证整个开发系统正常工作最重

62、要的部分。核心板外部输入5V 电源，经过10853.3V 稳压后输出3.3V，3.3V 主要用于给FPGA 所有IO 口，核心板存储器电路、串行配置器件、复位电路和LED 等供电。然后3.3V 送给11171.2V 稳压，提供FPGA 的内部核工作，以及锁相环部分电源工作。D1 为电源工作指示灯，在核心板的左上角，D0 为1N5819，高速肖特基二极管，防止电源接反；同时各电源输入及输出部分设计了高质量钽电容用作电源滤波处理，提高系统电源稳定性。电源部分的原理图如图3.13 所示。 图 3.13 电源电路图3.14 是 FPGA 芯片的电源和地处理，FPGA 内核供电为1.2V，I/O 口供电为3.3V。 图 3.14 FPGA供电电源电路3.7 程序下载电路这部分包括JTAG接口设计及EP