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1、深度阅读丨您未必真正明白的几个 DAC 重要基础概念DAC 基准电压越来越多的人简单地将 DAC 视作具有数 字输入和一个模拟输出的器件。但模拟输出取决于是否存在 称为基准电压源的模拟输入，且基准电压源的精度几乎始终 是 DAC 绝对精度的限制因素。在匹配基准电压源和数据转 换器时， 基准电压源向导 (Voltage Reference Wizard) 等设计工 具非常有用。 有些 ADC 和 DAC 内置基准电压源， 而有些则 没有。有些 ADC 使用电源作为基准电压源。不幸的是，与 ADC/DAC 基准电压源相关的标准是少之又少。 有些情况下， 内置基准电压源的转换器通常可以通过以更为精密
2、和稳定 的外部基准电压源覆盖或替换内部基准电压源来提高直流 精度。其它情况下，通过使用外部低噪声基准电压源，也可 以改善高分辨率 ADC 的无噪声码分辨率。各种各样的 ADC 和 DAC 以各种各样的方式支持使用外部基准电压源来替代 内部基准电压源。图 1 所示为一些常见配置(但显然并不是 全部)。图 1 ：一些常见的 ADC/DAC 基准电压源选项图 1A 所示为 需要外部基准电压源的转换器。通常建议在 ADC/DAC REF IN 引脚附近添加合适的去耦电容。 图 1B 所示为内置基准 电压源的转换器，其中基准电压源也引出到器件上的某个引脚。图 1C 所示为采用内部或外部基准电压源但需要额
3、外封 装引脚的转换器。 图 1D 所示为使用是外部基准电压源， REF OUT 保持悬空，且外部基准电压源经过去耦后施加于REF IN引脚。图 1E 所示为使用单个封装引脚以外部基准电压源来 覆盖驱动内部基准电压源的配置。图 1F 显示的是如何连接 外部基准电压源来覆盖内部基准电压源。虽然基准电压源元 件本身可以是带隙型、嵌入式齐纳型或 XFET? 型，但实际上 所有基准电压源都具有某种类型的输出缓冲器运算放大器。 运算放大器将基准电压源元件与输出端隔离开来并还提供 驱动功能。不过，这种运算放大器必须遵守与运算放大器稳 定性相关的一般通则，而这就是基准电压源去耦话题与本文 讨论相关的原因所在。
4、 DAC 模拟输出考虑因素 DAC 的模拟 输出可能是电压或电流。两者情况下，可能都需要知道输出 阻抗。如果对电压输出进行了缓冲，则输出阻抗将很低。而 电流输出和未缓冲的电压输出将存在较高阻抗，并还可能具 有电抗性分量以及纯粹的电阻性分量。在有些 DAC 架构的 输出结构中，输出阻抗与 DAC 上的数字码字成函数关系。 理论上，电流输出应当连接到电阻为零欧姆的地电位。在实 际应用中，该输出将采用非零阻抗和电压。 “顺从性”标题 下只是定义了该输出可耐受的电压偏差大小，端接电流输出 DAC 时应当注意到此项技术规格。 适合视频、 RF 或 IF 应用 的大多数高速 DAC 具有电流输出，旨在直接
5、驱动源和负载端接电缆。在许多应用中，需要将 DAC 的差分输出转换成 适合驱动同轴线路的单端信号。只要无需低频响应，那么通 过 RF 变压器便可轻松地实现这点。图 2 所示为这种方法的 典型示例。DAC的高阻抗电流输出与 50Q电阻差分端接， 从而将变压器的源阻抗定义为 50 Q。图2:差分变压器耦合 变压器不仅用于将差分输出转换成单端信号， 而且还将 DAC 的输出与 LC 滤波器的抗性负载隔离开来，因而可以改善整 体失真性能。需要低至 DC 的频率响应时，可以连接运算放 大器作为差分转单端转换器来获取单端输出。在图 3 中，运 算放大器 AD8055 用于实现高带宽和低失真。这项技术用于
6、代替直接 I/V 转换，从而防止高压摆率 DAC 电流导致放大器 过载和引入失真。必须小心地处理使 DAC 输出电压位于其 顺从电压额定值范围之内。图 3:采用双电源运算放大器时的差分直流耦合输出只要运 算放大器的共模电压设为中间电源电压 (+2.5 V) ，则图 3中的 电路经过改良后可以采用单电源供电。具体如图 4 所示。此 共模电压可以使用电阻分压器从 +5V 电源产生，或直接从 +2.5V 基准电压源产生。 如果使用 +5V 电源来提供共模电压， 则必须进行深度去耦，以免放大电源噪声。图 4:采用单电源运算放大器时的差分直流耦合输出单端电 流电压转换通过使用单个运算放大器作为 I/V
7、转换器，便可 轻松执行单端电流电压转换，如图 5 所示。图 5 ：适用于 16 位精密 DAC AD768 的单端 I/V 运算放大器 接口但是应注意，与差分工作模式相比，以这种方式使用DAC 的单端输出时， 共模抑制性能将下降， 且 2 阶失真产物 将增加。 CF 反馈电容应当进行优化，以在电路中实现最佳 脉冲响应。图中给出的等式仅供参考。基于 R-2R 的电流输 出 DAC 的输出阻抗与码字有关，因此其输出必须驱动运算 放大器的虚拟地，以便维持线性。图 6 所示为一种合适的接 口电路。图 6： AD5545/AD5555 双通道 16/14 位 R-2R 电流输出 DAC 接口差分电流转差
8、分电压转换如果要求从电流输出 DAC 获 得缓冲差分电压输出， 则可以使用 AD813x 系列差分放大器， 如图 7 所示。图 7：使用差分放大器 AD8138 来对高速 DAC 进行缓冲DAC输出电流首先流过 25 Q电阻而转换成电压。 接着，使用 AD8138 将电压放大 5倍。这项技术用于代替直 接 I/V 转换，从而防止高压摆率 DAC 电流导致放大器过载和 引入失真。必须小心地处理使 DAC 输出电压位于其顺从电 压额定值范围之内。 DAC 数据输入考虑因素最早的单芯片 DAC 几乎不包含逻辑电路，且数字输入必须维持并行数据， 才能维持数字输出。而今，几乎所有 DAC 都会被锁存，且
9、 只需向其中写入数据，而不用去维持。有些器件甚至具有非 易失性锁存器并可在关断时记住设置。 DAC 输入结构存在无 数变化形式，几乎所有都称为“双缓冲” 。双缓冲 DAC 具有 两组锁存器。 数据最初锁存在第一级中， 然后传输到第二级， 如图 8 所示。图 8 ：双缓冲 DAC 允许复杂输入结构和同步更新双缓冲DAC这种配置非常有用，具体有以下几种原因。1）其允许以多种不同方式将数据输入 DAC 。如果 DAC 没 有锁存器或具有一个锁存器，则必须以并行方式同时加载所 有位，否则其加载期间的输出可能会与其实际内容或目标内 容完全不同。然而，双缓冲 DAC 可以加载并行数据、串行 数据、 4 位
10、或 8 位字或任何其它内容，并且在新数据加载完 成且 DAC 收到更新指令之前，输出不会受到影响。 2）通过 以并行方式驱动所有开关并以 DAC 输出数据速率更新单个 锁存器，可以最大程度地减少各个开关之间的时间偏斜。这 样可以最大程度地减少毛刺脉冲并改善失真性能。3）可以同步更新多个 DAC 。数据依次载入各 DAC 的第一级，当一 切就绪之后，即会同时更新所有 DAC 的输出缓冲器。在许 多 DAC 应用中， 数个 DAC 的输出必须同时变化， 而通过双 缓冲结构可以非常轻松地实现这点。当并行数据速率超过约100 MSPS时，由于不太可能会产生 CMOS逻辑电平以上的 瞬变干扰，因此通常使
11、用低电平电流模式差分逻辑（PECL 、较低级别的 PECL 或 LVDS 等）（见图 9）。这样可帮助最大程 度地减少因码相关毛刺而产生的失真。图 9： LVDS 驱动器 DAC 时钟考虑因素 ADC 宽带孔径抖动 tj、转换器SNR和满量程正弦波模拟输入频率 f之间的关系 如下：这种关系同样适用于重构 DAC 。该等式假定使用的是理想 ADC/DAC ，其中唯一误差源是时钟抖动。 SNR 测量的带宽 为奈奎斯特带宽 DC 至 fc/2 ，其中 fc 是 DAC 更新速率。等 式 1 还假定采用的是满量程正弦波输出。应注意，等式 1 中 的 tj 是采样时钟抖动 tjc 和 ADC 内部孔径抖
12、动 tja 两者相加； 这两个术语并不相关，因此是在方和根（rss）基础上相加的：另一方面，高速重构 DAC 并未内置采样保持放大器，因此 没有内部孔径抖动规格。 虽然 DAC 存在内部时钟抖动分量， 但由于主要抖动源是外部时钟抖动， 通常并不测量或指定 该分量。图 10：抖动引起的理论 SNR 和 ENOB 与满量程正弦波模拟 输出频率之间的关系 图 10 绘制出了等式 1 的曲线图并以图 形形式显示了各种满量程模拟输出频率抖动如何导致 SNR 下降(注意，此处假定 tj 包含所有抖动源，包括内部 DAC 抖动)。有效位数 (ENOB) 和信纳比 (SINAD) 之间存在非常有 用的关系，具
13、体如下：出于讨论目的， 假定 DAC 并无失真， 因此 SINAD=SNR ，等 式 3 变为：图 10 左侧垂直轴上的 SNR 值已经使用等式 4 转换成右侧垂 直轴上的 ENOB 值。 为了显示这些抖动值的重要性，请考 虑与一组逻辑门相关的均方根 (RMS)抖动典型值，如图11所 示。图11：典型逻辑门的均方根(RMS)抖动图12显示的是与图10 相同的数据， 但其中针对各种分辨率要求绘制出与模拟输 出频率成函数关系的最大允许抖动。根据最大输出频率和 ENOB 中所需分辨率来选择采样时钟发生器类型，应以此图 片作为大概准则。图 12 ：振荡器要求与分辨率和模拟输出频率之间的关系这部 分介绍了假设抖动仅由内部 DAC 抖动和外部时钟抖动组成 时 SNR 上的抖动效应。不过，无论 DAC 或采样时钟振荡器 的规格如何，不当的布局、接地和去耦技术可造成额外的时 钟抖动，进而显著降低动态性能。 若将采样时钟信号与具 有噪声的数字信号并行布线，肯定会因杂散耦合而导致性能 下降。实际上，若将来自并行输出 ADC 的高速数据耦合到 采样时钟，不仅会导致噪声增加，而且还可能造成额外的谐 波失真，因为数字输出瞬态电流包含的能量与信号有关。
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