167;4组合逻辑电路

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1、南通大学南通大学Nantong University返回返回1组合逻辑电路组合逻辑电路4.44.4 若干典型的组合逻辑集成电路若干典型的组合逻辑集成电路 4.4.1 4.4.1 编码器编码器 4.4.2 4.4.2 译码器译码器/ /数据分配器数据分配器 4.4.3 4.4.3 数据选择器数据选择器 4.4.4 4.4.4 数值比较器数值比较器 4.4.54.4.5 算术运算电路算术运算电路4.14.1 组合逻辑电路的分析组合逻辑电路的分析4.24.2 组合逻辑电路的设计组合逻辑电路的设计4.34.3 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险4.54.5 组合可编程逻辑器件组合可编

2、程逻辑器件教学内容教学内容练习题练习题南通大学南通大学Nantong University返回返回2教学基本要求教学基本要求1.1.熟练掌握熟练掌握组合逻辑电路的分析方法和设计方法组合逻辑电路的分析方法和设计方法. .2.2.掌握掌握编码器、译码器、数据选择器、数值比较器和加法器的逻编码器、译码器、数据选择器、数值比较器和加法器的逻辑功能及其应用辑功能及其应用. .3.3.学会学会阅读阅读MSI器件的功能表，并能根据设计要求完成电路的正器件的功能表，并能根据设计要求完成电路的正确连接。确连接。 4.4.掌握掌握可编程逻辑器件可编程逻辑器件的表示方法的表示方法,会用会用PLD实现组合逻辑电路实现

3、组合逻辑电路组合逻辑电路组合逻辑电路南通大学南通大学Nantong University返回返回3组合逻辑电路的定义和特点组合逻辑电路的定义和特点2.2.电路结构特点：电路结构特点： 输入与输出之间没有反馈延迟通路输入与输出之间没有反馈延迟通路; ; 电路中不含记忆单元。电路中不含记忆单元。1. . 定义：定义：在任何时刻，输出状态只决在任何时刻，输出状态只决定于定于该时刻该时刻各输入状态的组合，而于各输入状态的组合，而于与与原来原来状态无关的逻辑电路，称为组状态无关的逻辑电路，称为组合逻辑电路。合逻辑电路。L Li i= =f f( (A A1 1, ,A A2 2, , ,A An n)

4、() (i i=1,2,=1,2, ,m m）式中）式中A A1 1, ,A A2 2, , ,A An n为输入变量。为输入变量。组合逻辑电路组合逻辑电路 A1 A2 An L1 L2 Lm 组合逻辑电路组合逻辑电路 南通大学南通大学Nantong University返回返回44.1 4.1 组合逻辑电路的分析组合逻辑电路的分析1.1.分析的目的分析的目的2.2.分析的步骤分析的步骤* 根据给定的逻辑电路图，经过分析确定电路能完成的逻辑功能。 有时分析的目的在于检验新设计的逻辑电路是否实现了预定的逻辑功能。(1)由逻辑图写出各输出端的逻辑表达式；(2)化简和变换各逻辑表达式；(3)列出真值

5、表；(4)根据真值表和逻辑表达式对逻辑电路进行分析.(5)最后确定其功能。南通大学南通大学Nantong University返回返回54.1 4.1 组合逻辑电路的分析组合逻辑电路的分析【例【例1】分析图中所示电路的逻辑功能分析图中所示电路的逻辑功能. .CABCBABCAABCY CBAABC CBAABC 第二步第二步:列真值表列真值表A B CY0 0 00 0 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000 第三步第三步: :确定逻辑功能确定逻辑功能判断三个输入信号是否相同的电路。判断三个输入信号是否相同的电路。 YABC& 1第一步第一步

6、: 根据逻辑图写出输出函根据逻辑图写出输出函数的逻辑表达式为数的逻辑表达式为:ABC()ABC ABC【解【解】: :3.3.例题分析例题分析南通大学南通大学Nantong University返回返回6第第1步：由逻辑图写出逻辑表达式步：由逻辑图写出逻辑表达式; 第第3步步:列写真值表，如表列写真值表，如表4.1.2所示所示;第第4步步:确定逻辑功能。确定逻辑功能。分析分析如图所示组合逻辑的电路的逻辑功能。如图所示组合逻辑的电路的逻辑功能。【例【例2 2】: P129 4.1.2: P129 4.1.2AB=ACXAYAB ABABABZAC ACACAC0AYBZC当时，XAYAB ABZ

7、AC AC；【解【解】:分析真值表可知：分析真值表可知： 第第2 2步步: :并进行化简和变换并进行化简和变换; ;1AYBZC当时，4.1 4.1 组合逻辑电路的分析组合逻辑电路的分析 B A 1 C Y X Z 1 1 & & & & & & ABCAC A B C X Y Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1000011110011110001011010 该电路是对输入的二进制码求反码。最高位该电路是对输入的二进制码求反码。最高位A为为符号位，符号位，B、C为数值。为数值。A=0时为正数，正数的反码与原码相同；时为正数，正数

8、的反码与原码相同；A=1时为负数，负数的反码与原码相反；时为负数，负数的反码与原码相反；南通大学南通大学Nantong University返回返回74.2 4.2 组合逻辑电路的设计组合逻辑电路的设计2. 组合逻辑电路的设计步骤：组合逻辑电路的设计步骤：根据实际逻辑问题，求出所要求逻辑功能的根据实际逻辑问题，求出所要求逻辑功能的最简逻辑电路最简逻辑电路。最简逻辑电路：最简逻辑电路：所用器件数最少；器件种类最少；器件之间的连线也最少。所用器件数最少；器件种类最少；器件之间的连线也最少。1. 组合逻辑电路的设计思路组合逻辑电路的设计思路(1) 逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变

9、量，并定义逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义；逻辑状态的含义；(2) 根据逻辑描述列出真值表；根据逻辑描述列出真值表；(3) 由真值表写出逻辑表达式由真值表写出逻辑表达式;(5) 画出逻辑图。画出逻辑图。 采用采用SSI-与或式：乘积项少；乘积项所含变量数少；与或式：乘积项少；乘积项所含变量数少；(4) 根据器件的类型根据器件的类型,简化和变换逻辑表达式；简化和变换逻辑表达式； 采用采用MSI-所用芯片数最少所用芯片数最少; 采用采用PLD；南通大学南通大学Nantong University返回返回84.2 4.2 组合逻辑电路的组合逻辑电路的设计设

10、计3.3.例题分析例题分析(1) P130 4.2.1(1) P130 4.2.1【解】：（【解】：（1）明确实际问题的逻辑功能，列真值表；）明确实际问题的逻辑功能，列真值表；设：设：特快、直快、慢车为输入变量为，用特快、直快、慢车为输入变量为，用IoIo、I I1 1、I I2 2 表示；表示； 指示灯一、二、三号为输出变量，用指示灯一、二、三号为输出变量，用LoLo、L L1 1、L L2 2表示表示； 采用正逻辑。采用正逻辑。 某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非某火车站有特快、直快和慢车三种类型的客运列车进出，试用两输入与非门和反相器设计一个指示列车等待进站

11、的逻辑电路。门和反相器设计一个指示列车等待进站的逻辑电路。3 3个指示灯一、二、三号分个指示灯一、二、三号分别对应特快、直快和慢车。列车的优先级别依次为别对应特快、直快和慢车。列车的优先级别依次为特快、直快和慢车特快、直快和慢车，要求当，要求当特快特快列车请求进站时，无论其他两种列车是否请求进站，列车请求进站时，无论其他两种列车是否请求进站，一号一号灯亮。当特快没灯亮。当特快没有请求，有请求，直快直快请求进站时，无论慢车是否请求，请求进站时，无论慢车是否请求，二号二号灯亮。当特快和直快均没灯亮。当特快和直快均没有请求而有请求而慢车慢车有请求时，有请求时，三号三号灯亮。灯亮。 初态：当初态：当I

12、o、I1、I2、均为、均为0，则，则Lo、L1、L2也均为也均为0。 当输入当输入 Io为为1时，无论时，无论 I1、I2和为和为1还是为还是为0（X）；输出；输出Lo为为1，L1和和L2为为0； 当当Io为为0，I1为为1，无论，无论I2为为1还是为还是为0(X) ；输出；输出L1为为1，其余两个输出为，其余两个输出为0； 当当I0和和I1均为均为0，I2为为1时，时， L0、L1两个出为两个出为0，L2输出为输出为1。1 1X XX X1 10 00 00 01 1X X0 01 10 00 00 01 10 00 01 10 00 00 00 00 00 0南通大学南通大学Nantong

13、 University返回返回94.2 4.2 组合逻辑电路的组合逻辑电路的设计设计1 1X XX X1 10 00 00 01 1X X0 01 10 00 00 01 10 00 01 10 00 00 00 00 00 04.2 4.2 组合逻辑电路的组合逻辑电路的设计设计南通大学南通大学Nantong University返回返回103.3.例题分析例题分析(2) P132 4.2.2(2) P132 4.2.24.2 4.2 组合逻辑电路的组合逻辑电路的设计设计 试设计一个码转换电路。将试设计一个码转换电路。将4位格雷码转换为位格雷码转换为 二进制码。二进制码。（2）画出各输出函数的

14、卡诺图。）画出各输出函数的卡诺图。二二进进制制码码B B3 3B B2 2B B1 1B B0 0四四位位码码变变换换器器电路框图电路框图G G3 3G G2 2G G1 1G G0 0格格雷雷码码【解】：【解】：( 1 ) 明确逻辑功能，列出真值表。明确逻辑功能，列出真值表。0 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1

15、0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1格雷码格雷码G3G2G1G0二进制码二进制码B3 B2 B1 B0南通大学南通大学Nantong University返回返回114.2 4.2 组合逻辑电路的设计组合逻辑电路的设计 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 B0 G1 G0 G3 G2 00 00 01 11 10 11 01 10 BGGG1321 =03210BGGGG 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 B1 G1

16、 G0 G3 G2 00 01 11 10 01 11 00 10 232B = GG 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B2 G0 G2 G3 G1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B3 G0 G2 G3 G1 33B = G0000000100110010011001110101010011001101111111101010101110011000 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1

17、0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1格雷码格雷码G3G2G1G0二进制码二进制码B3 B2 B1 B0南通大学南通大学Nantong University返回返回123.3.例题分析例题分析(3)(3)4.2 4.2 组合逻辑电路的组合逻辑电路的设计设计 设计一个监视交通信灯工作状态的逻辑电路。每一组信号灯由红、黄、绿三盏灯组成，如图设计一个监视交通信灯工作状态的逻辑电路。每一组信号灯由红、黄、绿三盏灯组成，如图所示。正常工作情况下，任何时刻必有一盏灯点亮，而且只允许有一盏灯点亮。而当出现其他五所示。正常工作情况下，任何时刻必有一盏灯点亮，而且只允许有一盏

18、灯点亮。而当出现其他五种点亮状态时，电路发生故障，这时要求发出故障信号，以提醒维护人员前去修理。种点亮状态时，电路发生故障，这时要求发出故障信号，以提醒维护人员前去修理。 【解【解】1首先进行逻辑抽象。首先进行逻辑抽象。 取红、黄、绿三盏灯的状态为取红、黄、绿三盏灯的状态为输入变量输入变量，分别用，分别用R、A、G表示，并规定灯亮时为表示，并规定灯亮时为1，不亮时为，不亮时为0。 取故障信号为取故障信号为输出变量输出变量，以，以Z表示之，并规定正常工作状态下表示之，并规定正常工作状态下Z为为0，发生故障时，发生故障时Z为为1。 2. 根据题意可列出表所示的逻辑真值表根据题意可列出表所示的逻辑真

19、值表. . Z111011101001110010100000GAR01101011南通大学南通大学Nantong University返回返回134.3 4.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险u 竞争：竞争：实际的组合逻辑电路中，由于器件（如门电路平均延迟时间实际的组合逻辑电路中，由于器件（如门电路平均延迟时间的差异）存在延时，当信号经过不同路径到达同一器件的输入端时将的差异）存在延时，当信号经过不同路径到达同一器件的输入端时将会产生时间差，具有时间差的变量称为具有会产生时间差，具有时间差的变量称为具有竞争的变量。竞争的变量。u 冒险：冒险：竞争有可能使电路的输出偏离真值表

20、所决定的状态（因为真竞争有可能使电路的输出偏离真值表所决定的状态（因为真值表的确定没有考虑时间差）而使电路输出产生错误，这种现象称为值表的确定没有考虑时间差）而使电路输出产生错误，这种现象称为组合逻辑电路的冒险。组合逻辑电路的冒险。u 竞争与冒险竞争与冒险: 将对后续电路产生不利影响将对后续电路产生不利影响, 甚至使系统产生误动作，甚至使系统产生误动作，这是绝对不允许的。这是绝对不允许的。u 有竞争现象不一定都会产生有竞争现象不一定都会产生冒险。冒险。 但信号的传输途径不同、或各信但信号的传输途径不同、或各信号延时时间的差异、信号变化的互补性等原因，都号延时时间的差异、信号变化的互补性等原因，

21、都很容易产生很容易产生冒险现象冒险现象。南通大学南通大学Nantong University返回返回14 &1 G2 G1 AL AA 4.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险0 AAL不考虑门的延时不考虑门的延时: :AAL 考虑门的延时考虑门的延时: :A A L G2 G1 A AAL 1 1 LAA1 LL不考虑门的延时不考虑门的延时: :考虑门的延时考虑门的延时: :南通大学南通大学Nantong University返回返回154.3.1产生竞争冒险的原因产生竞争冒险的原因 当电路输出端的逻辑函数表达式，在一定条件下可以简化成两个互补信号当电路输出端的逻辑函数表达式

22、，在一定条件下可以简化成两个互补信号 相乘相乘或者或者相加相加，即，即 当当互补信号的状态发生互补信号的状态发生 变化时，就可能出现冒险现象。变化时，就可能出现冒险现象。AAL AAL 或者或者 因此：因此：竞争冒险就是因信号传输延迟时间不同，而引起输出逻辑竞争冒险就是因信号传输延迟时间不同，而引起输出逻辑错误现象错误现象. .分析下图所示的逻辑电路是否会分析下图所示的逻辑电路是否会产生的竞争冒险产生的竞争冒险： G4 G2 G1 G3 A AC CB C B 1 & & 1 CBACL CCL 当当A=B=1时时L为两个互补信号相加，因此该电路存在竞争冒险。为两个互补信号相加，因此该电路存在

23、竞争冒险。 南通大学南通大学Nantong University返回返回164.3.2 4.3.2 消去竞争冒险的方法消去竞争冒险的方法 LACBCACBCAB1 1发现并消去互补相乘项发现并消去互补相乘项 2 2输出端并联电容器输出端并联电容器南通大学南通大学Nantong University返回返回174.4 常用组合逻辑集成电路常用组合逻辑集成电路一一 编码器编码器二二 译码器译码器/数据分配器数据分配器三三 数据选择器数据选择器四数值比较器四数值比较器五算术运算电路五算术运算电路返回返回南通大学南通大学Nantong University返回返回184.4 常用组合逻辑集成电路常用组

24、合逻辑集成电路4.4.1 编码器编码器(1) 普通编普通编*码器码器(2) 优先编码器优先编码器南通大学南通大学Nantong University返回返回19编码：编码：将含有特定意义的数字或符号信息用二进制代码表示的过程称为编码。将含有特定意义的数字或符号信息用二进制代码表示的过程称为编码。特点：特点：2 2n n个输入端个输入端 ， n n个输出端；个输出端；将每一个编码输入信号变换为不同的二进制的代码输出。将每一个编码输入信号变换为不同的二进制的代码输出。 例例如如8线线-3线编码器：将线编码器：将8个输入的信号分别编成个输入的信号分别编成 8个个3位二进制数码位二进制数码输出。输出。

25、例如例如BCD编码器：将编码器：将10个编码输入信号分别编成个编码输入信号分别编成10个个4 4位位二进制数二进制数码输出。码输出。逻辑功能逻辑功能： 编码器有若干个输入端，但在某编码器有若干个输入端，但在某一时刻只有一个输入信号被转换一时刻只有一个输入信号被转换为相应的二进制码。为相应的二进制码。I0 I1 Yn-1 Y0 Y1 1n2 - -I二进制二进制 编码器编码器 2n个个 输入输入 n位二进位二进制码输出制码输出 二进制编码器的结构框图二进制编码器的结构框图分类：分类：普通编码器和优先编码器。普通编码器和优先编码器。u 普通编码器普通编码器：任何时候只允许输入一任何时候只允许输入一

26、个有效编码信号，否则输出就会发生混乱。个有效编码信号，否则输出就会发生混乱。u 优先编码器：优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。编码器：编码器：实现编码功能的电路称为编码器。实现编码功能的电路称为编码器。4.4.1 编码器编码器南通大学南通大学Nantong University返回返回201000010000100001Y0Y1I3I2I1I0 （b）

27、逻辑功能表）逻辑功能表编码器的输入为高电平有效！编码器的输入为高电平有效！ Y1 Y0 I0 I1 I2 I3 （a）逻辑框图）逻辑框图4输输入入二进制码输二进制码输出出11011000321032100321032101IIIIIIIIYIIIIIIIIY I I0 0I I3 3分别为分别为1 1时时, ,表示有编码请求！表示有编码请求！ 编码器结构和工作特点：编码器结构和工作特点：有有2n个输入端个输入端 ， n个输出端；个输出端；有若干个输入端，但在某有若干个输入端，但在某一时刻只有一个输入信号被转换为二进制码。一时刻只有一个输入信号被转换为二进制码。 （c）逻辑表达式）逻辑表达式（d

28、）逻辑电路图）逻辑电路图4.4.1 编码器编码器南通大学南通大学Nantong University返回返回21 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9 VCC 1k10 & & & & 1 & GS D C B A S3 代码输出代码输出 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9 VCC 1k10 & & & & 1 & GS D C B A S3 使能标志使能标志 2 3 4 5 6 7 8 9 0 1 S0 S1 S2 S4 S5 S6 S7 S8 S9 VCC 1k10 & & &

29、 & 1 & GS D C B A S3 编码输入编码输入 1011 0000由此可见由此可见, ,使能标志使能标志GSGS端的端的作用是：表示该编码器作用是：表示该编码器是是否有编码信号输入。否有编码信号输入。0111111111101111111111 当当S S7 7=0=0时，其余为时，其余为1 1时；时； ABCD=0111ABCD=0111 GS=1GS=1 当当S S1 1=0=0时，其余为时，其余为1 1时；时； ABCD=0000ABCD=0000 GS=1GS=1 当当S S0 0 S9均为均为1时，时， ABCD=0000ABCD=0000 GS=0GS=001014.4

30、.1 编码器编码器01南通大学南通大学Nantong University返回返回22 功能表功能表 输输 入入输输 出出S0S1S2S3S4S5S6S7S8S9ABCDGS 111111111100000 111111111010011 111111110110001 111111101101111 111111011101101 111110111101011 111101111101001 111011111100111 110111111100101 101111111100011 011111111100001 n该编码器为输入低电平有效该编码器为输入低电平有效4.4.1 编码器编码

31、器南通大学南通大学Nantong University返回返回23 特点特点: :对优先权级别高的输入先进行编码，对优先权级别高的输入先进行编码，从而保证了编码器工作的可靠性。从而保证了编码器工作的可靠性。 优先编码器的提出：优先编码器的提出：实际应用中，经常有两个或更多输入编码信号同时有效。实际应用中，经常有两个或更多输入编码信号同时有效。必须根据轻必须根据轻重缓急，规定好这些外设允许操作的先后次重缓急，规定好这些外设允许操作的先后次 序，即优先级别。序，即优先级别。 定义定义: :识别多个编码请求信号的优先级别，识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。并进行

32、相应编码的逻辑部件称为优先编码器。 优先编码器线优先编码器线(42 (42 线优先编码器线优先编码器) )（设计）（设计）写出逻辑表达式：写出逻辑表达式：画出逻辑电路（略）画出逻辑电路（略）输入编码信号输入编码信号高电平有效高电平有效，输出为二进制代码，输出为二进制代码;输入编码信号优先级从高到低为输入编码信号优先级从高到低为I0I3输入为编码信号输入为编码信号I3 I0 输出为输出为Y1 Y03321IIIY+=33210IIIIY+=列出功能表列出功能表输输 入入输输 出出I0I1I2I3Y1Y0100000100011010111列真值表：列真值表：4.4.1 编码器编码器南通大学南通大

33、学Nantong University返回返回24优先编码器优先编码器CD4532CD4532的示意框图、引脚图、电路图的示意框图、引脚图、电路图 CD4532 I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EI EO GS 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 I4 I5 I6 I7 EI Y2 Y1 GND VCC EO GS I3 I2 I1 I0 Y0 I2 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 & & 1 & 1 & & 1 1 1 & 1 G S 1 EO 1 1 & I1 I7 I6 I

34、5 I4 I3 I0 EI Y2 Y1 Y0 4.4.1 编码器编码器南通大学南通大学Nantong University返回返回25 优先编码器优先编码器CD4532功能表功能表输输 入入输输 出出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEOLLLLLLHLLLLLLLLLLLLHHHHHHHLHLHHHLHLHLLHHLHHLHLLLHHLLHLHLLLLHLHHHLHLLLLLHLHLHLHLLLLLLHLLHHLHLLLLLLLHLLLHLEI=0:电路不工作电路不工作, Y2 Y1 Y0 =000 ，GS = EO =0, EI=1:电路工作电路工作,但无有效高电平输入但

35、无有效高电平输入,Y2 Y1 Y0 =000, GS = 0, EO=1 ；4.4.1 4.4.1 编码器编码器,电路工作时，并且输入电路工作时，并且输入I0 I7分别有高电平输入分别有高电平输入时，时，Y2 Y0为为I0 I7的编的编码输出，码输出，GS =1 ， EO =0。 优先级优先级I7 I0南通大学南通大学Nantong University返回返回26用用2 2片片CD4532CD4532构成构成1616线线-4-4线优先编码器线优先编码器, ,其逻辑图如下图所示其逻辑图如下图所示, ,试分析其工作原理。试分析其工作原理。 CD4532(II) I0 I1 I2 I3 I4 I5

36、 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 例题分析：【例题分析：【P141 例例4.4.2】4.4.1 4.4.1 编码器编码器南通大学南通大学Nantong University返回返回27 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0

37、Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 0 0 0 0 00 0 0 0 0 0 0 0 000 当当EIEI2 2 =0=0时：时：4.4.1 4.4.1 编码器编码器电路电路不工作不工作，无编码输出，无编码输出; L3 L2 L1 L0 =0000 ，GS =0， EO1=0南通大学

38、南通大学Nantong University返回返回28。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 0 0 0 01 0 0 0 0 0 0 001若无有效电平输入若无有效电平输入若无有效电平输入若无有效电平

39、输入当当EIEI2 2=1=1，但无有效高电平输入时：，但无有效高电平输入时：4.4.1 4.4.1 编码器编码器 电路工作电路工作,L3 L2 L1 L0=0000, GS =0, EO1=1； 0 南通大学南通大学Nantong University返回返回29。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4

40、 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 1 允许允许 0 0 0 0 000 111 0 0 0 允许允许10无有效电平输入无有效电平输入1 1 11 为有为有效电平输入效电平输入14.4.1 4.4.1 编码器编码器当当EIEI2 2=1,A=1,A1515A A8 8无有效高电平输入无有效高电平输入, , A A7 7A A0 0为有效高电平输入时：为有效高电平输入时： 电路工作电路工作,L3 L2 L1 L0=（00000111）, GS =1, EO1=0； 0 0 南通大学南通大学Nantong University返

41、回返回30。 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 1 1 1 1 1允许允许 0 0 0 1 1 1 10 0 0 0 1 0 0 0禁止禁止00为有效电平输入为有效电平输入 1 1 1 114.4.1 4.4.1

42、编码器编码器EIEI2 2 =1=1，A A0 0 A A1515分别为有效高电平输入时：分别为有效高电平输入时：为有效电平输入为有效电平输入L3 L2 L1 L0为为A0 A15的编码输出，的编码输出，GS =1 ， EO1=0。南通大学南通大学Nantong University返回返回314.4.2 译码器数据分配器译码器数据分配器二进制译码器：二进制译码器：74HC138二二 十进制译码器：十进制译码器：74HC42七段译码显示器：七段译码显示器：74HC45112线线-4线译码器线译码器74HC139(设计设计) 实现顺序脉冲产生实现顺序脉冲产生 应用译码器实现逻辑函数应用译码器实现

43、逻辑函数 应用译码器构成应用译码器构成数据分配器数据分配器南通大学南通大学Nantong University返回返回32l将二进制代码所表示的信息原意翻译出来将二进制代码所表示的信息原意翻译出来, ,并转换成对应的输出高、低电并转换成对应的输出高、低电平信号的过程称为平信号的过程称为译码译码；l实现译码功能的电路，称为实现译码功能的电路，称为译码器译码器。 u 译码器的类型译码器的类型 唯一地址译码器：唯一地址译码器：P144P144译码器的输入端：译码器的输入端：一组二进制代码。一组二进制代码。译码器的输出端：译码器的输出端：只有一个有效电平信号。只有一个有效电平信号。u 特点：特点：n

44、n个输入端，个输入端，2 2n n个输出端个输出端 ；输入输入/ /输出端的位数：输出端的位数：4.4.2 译码器数据分配器译码器数据分配器3线线8线译码器线译码器2A1A0A0Y1Y2Y3Y4Y5Y6Y7Y3 3位二进制（位二进制（3 3线线 8 8线）译码器的框图线）译码器的框图 代码转换器代码转换器：l 将一系列代码转换成与之一一对应的将一系列代码转换成与之一一对应的 有效信号。有效信号。 l 将一种代码转换成另一种代码。将一种代码转换成另一种代码。 二进制译码二进制译码 器、二器、二十进制译码器、显示译码器十进制译码器、显示译码器l 常见的唯一地址译码器：常见的唯一地址译码器： (1)

45、 (1) 译码器定义：译码器定义：南通大学南通大学Nantong University返回返回33(2) (2) 译码器功能：译码器功能： 在某一时刻，将在某一时刻，将一组一组输入代码，与输出端的输入代码，与输出端的一个有一个有效效电平相对应，其余输出端均电平相对应，其余输出端均为非有效为非有效电平电平。 （编码器有若干个输入端，但在编码器有若干个输入端，但在某一时刻某一时刻, ,只有只有一个有效一个有效输入信号被转换为输入信号被转换为一组一组二进制码二进制码）对应每一组输入代码，只有其中对应每一组输入代码，只有其中一个输出端为有效电平一个输出端为有效电平，其余，其余输出端均为输出端均为为非有

46、效为非有效电平。电平。 0 00 01 11 10 00 00 01 11 10 01 10 00 01 10 00 0Y3Y2Y1Y0A0A1 1 10 00 01 10 00 00 00 0译码器功能表译码器功能表1 10 00 00 00 01 10 00 00 00 01 10 00 00 00 01 1Y0Y1I3I2I1I0 1 11 10 01 11 10 00 00 0编码器功能表编码器功能表4.4.2 4.4.2 译码器数据分配器译码器数据分配器南通大学南通大学Nantong University返回返回34010YEA A110YEA A 真值表：真值表： 逻辑表达式：逻辑

47、表达式： 电路：电路：设计一个设计一个2 2线线 - 4- 4线译码器。线译码器。210YEA A310YEA A逻辑符号逻辑符号(3) (3) 译码器设计例题：译码器设计例题：4.4.2 4.4.2 译码器数据分配器译码器数据分配器11110001 001 注意：注意： 对应每一组输入代码，只有一个输出端为对应每一组输入代码，只有一个输出端为有效有效电平，其余输出端电平，其余输出端 均均为非有效为非有效电平电平.可见可见, ,译码器是通过输出端的译码器是通过输出端的有效有效逻辑电平来识别不同代码的。逻辑电平来识别不同代码的。 符号说明：符号说明：P145P145南通大学南通大学Nantong

48、 University返回返回358 8个个译译码码输输出出端端逻辑图逻辑图3 3个个控控制制端端3 3个个编编码码输输入入端端 E3 A0 A1 A2 1 1 0Y 1Y 1 2Y 3Y 1 1 1 1 & & & & & & & & 1 1 1 4Y 5Y 6Y 7Y 2E 1E & & & & & & & & & 4.4.2 译码器译码器/ /数据分配器数据分配器(1) 74HC138(74LS138)集成译码器集成译码器（3线线8线译码器）线译码器） 示意框图示意框图 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 其中：其中： 控制

49、端控制端E3为高电平有效；为高电平有效； E2、E1为低电平有效；为低电平有效；A2 、A1、 A0为编码输入端为编码输入端; 8个输出端是低个输出端是低 电平有效。电平有效。南通大学南通大学Nantong University返回返回3674HC13874HC138集成译码器功能表集成译码器功能表2E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHH

50、XHHHHHHHHHA2E3输输 出出输输 入入A1A04.4.2 译码器译码器/ /数据分配器数据分配器02100YAAAm123210121022103;YA A Am YA A Am YA A Am45672104210521062107;YA A Am YA A Am YA A Am YA A Am由此可见由此可见: 一个一个3线线8线译码器，能线译码器，能产生产生3变量函数的全部最小项变量函数的全部最小项,所以也把这种译码器叫做所以也把这种译码器叫做最小项译码器最小项译码器。 321E1,EE0当时：南通大学南通大学Nantong University返回返回37(2) 74HC42

51、 (2) 74HC42 二二十进制译码器【十进制译码器【 4 4线线-10-10线译码器线译码器】把把BCDBCD代码翻译成代码翻译成1010个十进制数字信号的电路。个十进制数字信号的电路。4.4.2 译码器译码器/ /数据分配器数据分配器A0A1A2A3Y0Y1Y2Y3Y4Y5Y6Y77442Y8Y9输入为输入为84218421BCDBCD码码1010个输出端，个输出端，分别代表十进分别代表十进制数中的制数中的0 09 9十个数码。低十个数码。低电平有效。电平有效。【功能表见教材【功能表见教材P148表表4.4.8】P 148 由74HC42构成译码电路及输入信号D、C、B、A的波形如图所示

52、，试画出译码器输出Y0一Y9的波形。【例【例P 149 】: 根据根据74HC42功能表和输入波形功能表和输入波形,可以得到输出端可以得到输出端Y0- Y9波形波形【解【解】:南通大学南通大学Nantong University返回返回38 从图中看出：如果输入信号DCBA按照0000到1001的顺序反复循环，在译码器的输出端Y0-Y9依次输出脉冲信号。 将这组脉冲作为控制信号，可以控制数字电路或系统按照事先规定好的顺序进行一系列操作。因此，译码器可以用于构成顺序脉冲产生电路.【例【例4-11: P 149 4.4.54-11: P 149 4.4.5】4.4.2 译码器译码器/ /数据分配器

53、数据分配器南通大学南通大学Nantong University返回返回39abcdefgh a b c d a f b e f g h g e c d(a) 外 形 图(b) 共 阴 极(c) 共 阳 极+VC Cabcdefgh(3) (3) 七段显示译码器七段显示译码器4.4.2 译码器译码器/ /数据分配器数据分配器 用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。译成人们习惯的形式直观地显示出来的电路，称为显示译码器。 显示译码器的定义：显示译码器的定

54、义： 数字显示电路的组成：数字显示电路的组成：译码器译码器驱动器驱动器显示器显示器输入信号输入信号 半导体数码管：半导体数码管：用条形发光二极管组成的字形来显示数字（用条形发光二极管组成的字形来显示数字（LED数码管数码管或或LED七段显示器七段显示器）abcfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e 共阴极显示器共阴极显示器 a b c d e f g d南通大学南通大学Nantong University返回返回40由74HC4511功能表LTLTLT灯测试输入灭灯输入锁存使能3个辅助控制端：个辅助控制端：译码器的输出端随

55、输入码的变化而变化。BL1 LT1LE=0,当，时 锁存器不工作： 锁存使能输入锁存使能输入LELE：低电平有效。：低电平有效。BL1 LT1LE=1,当，时 输入码被锁存：输出只决定于锁存器的内容，不再随输入码的变化而变化。 灭灯输入端：灭灯输入端：输出都为低电平输出都为低电平, 灯熄灭。灯熄灭。LE,BL0 LT1，时：3个辅助控制端：个辅助控制端：功能：用于检测数码管各段是否能正常发光。功能：用于检测数码管各段是否能正常发光。 灯测试输入灯测试输入LT测试状态；测试状态；当当 =0时，无论时，无论D3D2D1D0为何种状态，输出都为高电平，正常时应显为何种状态，输出都为高电平，正常时应显

56、“8” 当当 1时，译码器正常译码。时，译码器正常译码。LTLT南通大学南通大学Nantong University返回返回41 A B C E Y0 Y1 Y7 Y5 Y2 Y6 Y4 Y3 【例题【例题1 1】：已知下图所示】：已知下图所示电路的输入信号的波形试电路的输入信号的波形试画出译码器输出的波形。画出译码器输出的波形。3.3.译码器的应用：译码器的应用： 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 C B A 4.4.2 译码器译码器/ /数据分配器数据分配器（

57、1 1）应用）应用7413874138译码器实现顺序脉冲产生译码器实现顺序脉冲产生南通大学南通大学Nantong University返回返回42 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C (2)(2)应用应用7413874138译码器产生逻辑函数译码器产生逻辑函数LACAB0321E =1,E =E0267LACABABCABCABCABCmmmm【解】：【解】： 将逻辑函数转换成最小项之和形式；将逻辑函数转换成最小项之和形式；注：注：使能端接有效电平使能端接有效电平:

58、 将最小项之和转化为其反函数的形式。将最小项之和转化为其反函数的形式。 画逻辑电路图：画逻辑电路图：026702670267. . .Lmmmmm m m mY Y Y Y【例题【例题2 2】: : 应用应用7413874138译码器实现译码器实现3 3变量的逻辑函数变量的逻辑函数: :译码器各输出端逻辑表达式：见P144式4.4.64.4.2 译码器译码器/ /数据分配器数据分配器南通大学南通大学Nantong University返回返回43 试用试用74HC13874HC138设计一个监视交通信号灯工作状态的逻辑电路。设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有

59、一个亮，否则视为故障状态，发出报警信号，正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。提醒有关人员修理。 ZR Y GRYRGYG ()()()R Y GRY GGRG YYYG RR R Y GRYGRYGRYGRYGRYGRYG03567mmmmm4.4.2 译码器译码器/ /数据分配器数据分配器【例【例3】：】：03567mmmmm03567YYYYY 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 +5V R Y G Z& 南通大学南通大学Nantong University返回返回44将公共数

60、据线上的数据根据需要送到不同的通道上去。将公共数据线上的数据根据需要送到不同的通道上去。4.4.2 译码器译码器/ /数据分配器数据分配器(3)(3)应用译码器实现数据分配器应用译码器实现数据分配器SDA1A0010AADY 011AADY 012ADAY 013ADAY 地址输入地址输入数据输入数据输入1线线4线分配框图线分配框图总结：把二进制译码器的使把二进制译码器的使能端作为数据输入端，二进能端作为数据输入端，二进制代码作为地址码输入，则制代码作为地址码输入，则带使能端的二进制译码器就带使能端的二进制译码器就是数据分配器。是数据分配器。南通大学南通大学Nantong University

61、返回返回451.1.数据选择器数据选择器4 4选选1 1数据选择器（设计）数据选择器（设计）数据选择器数据选择器4.4.3 4.4.3 数据选择器数据选择器2.2.集成电路数据选择器集成电路数据选择器: :8 8选选1 1数据选择器数据选择器74HC15174HC151u 数据选择器组成逻辑函数产生器数据选择器组成逻辑函数产生器u 数据选择器的扩展数据选择器的扩展u 实现数据的并串行转换实现数据的并串行转换南通大学南通大学Nantong University返回返回464.4.1 4.4.1 数据选择器的定义及功能数据选择器的定义及功能定义：定义：在通道选择在通道选择(地址选择地址选择)信号的

62、控制下，从多路输入数据中选择一路作为输出。信号的控制下，从多路输入数据中选择一路作为输出。输输入入数数据据地地址址选选择择主要功能：主要功能：将并行输入数据转换成串行数据输出。将并行输入数据转换成串行数据输出。分类：分类：4 4选选1 1、8 8选选1 1、1616选选1 1等等。等等。4.4.3 4.4.3 数据选择器数据选择器将公共数据线上的数据，根据需要送到不同的通道上去）将公共数据线上的数据，根据需要送到不同的通道上去）南通大学南通大学Nantong University返回返回47输 入 D A1 A0输 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D3

63、013012011010AADAADAADAADY功能表功能表逻辑表达式：逻辑表达式：地地址址选选择择输输入入数数据据地址变量：决定从路输入中选择哪路输出。数据输出数据输出30iiimD33221100mmmmDDDD4.4.3 4.4.3 数据选择器数据选择器南通大学南通大学Nantong University返回返回48 A1 A0 E 1 1 1 D0 D 1 D2 D 3 & 1 Y 2 位地址位地址码输入端码输入端使能信号输入端使能信号输入端低电平有效低电平有效1 1路数据路数据输出端输出端数数据据输输入入端端4.4.3 4.4.3 数据选择器数据选择器013012011010AAD

64、AADAADAADY南通大学南通大学Nantong University返回返回49(1) 74HC151功能框功能框图图D7YYED6D5D4D3D2D1D0S2S1S08 8选选1 1数据选择器数据选择器74HC15174HC151 E D0 D1 D2 D3 D4 D5 D6 D7 S0 S1 S2 Y Y 1 1 1 1 1 1 1 & & & & & & & & & & 2 2个互个互补输出补输出端端8 8 路路数数据据输输入入端端1 1个使能个使能输入输入端端3 3 个个地址地址输入输入端端4.4.3 4.4.3 数据选择器数据选择器南通大学南通大学Nantong Universi

65、ty返回返回502. 74HC1512. 74HC151的功能表的功能表输入输入输出输出使能使能地址选择地址选择YS2S1S0100000D00001D10010D20011D30100D40101D50110D60111D7iiiDmY 70输出输出Y的表达式：的表达式：其中，其中，mi为为S2、S1、S0的最小项。的最小项。E2100S SS D2101S SS D2 1 02S SS D2103S SS D2 1 04S SS D2105S SS D2106S S S D2107S SS D假如当假如当S2S1S0=010时，代入表式：时，代入表式：2221022S S SYm DDD其

66、余各项均为其余各项均为0，即只有，即只有D2传送到传送到输出端。输出端。4.4.3 4.4.3 数据选择器数据选择器南通大学南通大学Nantong University返回返回514.4.3 4.4.3 数据选择器数据选择器74HC151)74HC151)(1)(1)数据选择器的扩展数据选择器的扩展字扩展（由字扩展（由8 8选选116116选选1 1）位扩展位扩展( (由由1 1位输出位输出2 2位输出位输出) )特点：特点：芯片(0)、芯片(1)同时工作 01DD0101时,芯片工作、芯片禁止。时,芯片禁止、芯片工作。特点：特点：芯片(0)、芯片(1)轮流工作南通大学南通大学Nantong University返回返回52（2 2）逻辑函数产生器）逻辑函数产生器根据数据选择器的主要特点：-120niiimDY 具有标准与或表达式的形式。即： 提供了地址变量的全部最小项。【P147 例例4.3.1】试用八选一数据选择器】试用八选一数据选择器74LS151产生逻辑函数。产生逻辑函数。BABCACABYBABCACABYCBACBABCACAB0136.( ).mmmam【解】：【解】：