数字逻辑电路与系统设计[蒋立平主编][习题解答]

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1、Y1 Y0G0 0 00 0 00 0 00 0 00 0 00 0 00 0 00 0 00 1 00 1 00 1 00 1 01001 0 0111110A3五2五1A0Y1Y0(a)真值表Y0 ; A3 A2A3 A1第4章习题及解答4.1 用门电路设计一个 4线一2线二进制优先编码器。 编码器输入为 A3A2A1A0 ,入3优先级最高，Ao优先级最低，输入信号低电平有效。输出为YiYo,反码输出。电路要求加一 G输出端，以指示最低优先级信号A0输入有效。题4.1解：根据题意，可列出真值表，求表达式，回出电路图。其真值表、表达式和电路图如图题解4.1所示。由真彳1表可知 G=A3A2A

2、1A0。A3 A2 Ai Ao0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1(c)编码器电路图(b)求输出表达式图题解4.14.3试用3线一8线译码器74138扩展为5线32线译码器。译码器 74138逻辑符号如图4.16 (a)所示。题4.3解：5线32线译码器电路如图题解4.3所示。BIN/OCTAo Ai A2A3A4YoEN24&G2B124G1G2AG2BENBIN/OCTENY 丫15士A 口,G2Bci图

3、题解4.34.5写出图P4.5所示电路输出F1和F2的最简逻辑表达式。译码器74138功能表如表4.6所图 P4.5F2F1题4.5解：由题图可得：Fi(C,B,A) =、m(0, 2,4,6)=入F2(C,B,A) =、m(1,3,5,7) = A4.7 试用一片4线一16线译码器74154和与非门设计能将 8421BCW转换为格雷码的代码转换器。译码器74154的逻辑符号如图4.17所示。解：设4位二进制码为B3B2B1B0 , 4位格雷码为R3R2RR0。根据两码之间的关系可得：R3(B3,B2,B1,B0)=、m(815)=B3R2(B3,B2, B1, B0)m(4 11) = m4

4、m5m6m7m8m9m1om11R(B3,B2, B1, B0) =m(2 5,1013) = m2m3m4m5m10mnm12m13R0(B3,B2, B1, B0)八 m(1,2,5,6,9,10,13,14) = m1m2m5m6m9m10m13m14则将译码器74154使能端均接低电平，码输入端从高位到低位分别接B3、B2、B1、B0 ,根据上述表达式，在译码器后加3个8输入端与非门，可得R2、R1、R0, R3可直接输出。(图略)4.9试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符号如图4.37 (a)所示。 F(A,B,C)八 m(2,4,5,7) F(A,B,C

5、)=： M (0,6,7) F(A,B,C)=(A B)(B C)(4) F(A,B,C,D) =BC ACD ACD ABCD ABCD F(A,B,C,D) - m(0,2,3,5,6,7,8,9)八 d(10L15)题4.9解：如将A B、C按高低位顺序分别连接到数据选择器74151的地址码输入端，将数据选择器的输出作为函数值F。则对各题，数据选择器的数据输入端信号分别为：(注意,数据选择器的选通控制端 ST必须接有效电平，图略)D0=D1= D3 = D6= 0, D2 =D4=D5= D7 = 1Do=D6= D7 =0,Di = D2 =D3=D4= D5 = 1D0=D2=D3=

6、D6=0,D1 D4D5D71D=D5= D , Di = D4 = D,D2=D6= 1, D3 =D7= 0D0=D , D2 = D,D1 = D3 =D4=1,D5 = D6 =D7= 0或 14.11 图P4.11为4线-2线优先编码器逻辑符号，其功能见图 4.3 (a)真值表。试用两个4线-2线优先编码器、两个 2选1数据选择器和一个非门和一个与门，设计一个带无信号编码输入标志的8线-3线优先编码器。题4.11解：由图4.3 （a）真值表可见，当编码器无信号输入时，EO =1 ,因此可以利用 EO的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图题解4.11所示，由电路

7、可见，当高位编码器（2）的EO =0时，表示高位编码器（2）有编码信号输入，故选通数据选择器的 0通道，将高位编码器（2）的码送到YY0端；当高位编码器（2）的EO =1时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信号输入，也可能无编码信号输入，则将低位编码器（1）的码送到YY0端（当无编码信号输入输入时，丫丫。=00）。编码器输出的最高位码，由高位编码器（2）的EO信号取反获得。由电路可见， EOy =1表示无编码信号输入。EOyYoX4YX5X2X3X6X7XiXo图题解4.114.13 试用一片3线一8线译码器74138和两个与非门实现一位全加器。译码器 741

8、38功能 表如表4.6所不。题4.13解：全加器的输出逻辑表达式为：S(A,Bi,C-)=(ABABi)G+(AW+ABi)C=Z m(1,2,4,7)Ci(A,B,Ci)=(AB +ABi)Ci+ABi = m(3,5,6,7)式中，A、Bi为两本位加数， G二为低位向本位的进位，S为本位和，G为本位向高位的进位。根据表达式，所设计电路如图题解4.13所示。BIN/OCTA1B,2C4&EN74138-&234&5-SiCi图题解4.134.15 写出图P4.15所示电路的输出最小项之和表达式。a b1F(a,b,c,d)图 P4.15题 4.15解：S=(ab+ab)CI +(ab+ab)

9、CI =ab+abCO=(ab + ab)CI +ab = ab+ab = a+ bD0 = S- CO = Gb ab)二(a 二 b ab)Di =瓦D2 = COD3 = COF(a,b,c,d) = .： m(1,3,5,6,9,10,12,14)4.17试完善图4.47所示电路设计，使电路输出为带符号的二进制原码。题4.17解：由于加减器的输入均为二进制正数，所以，当S=1电路作加法时，输出一定为正，这时图4.47中的C4表示进位。当S=0时，电路作减法运算，电路实现 (P)2(Q)2功能。 由例4.15分析可知，当(P)2 _(Q)2之0时，C4 =1,电路输出Y4Y3Y2Y1即为

10、原码；当(P)2 (Q)z 0 时，C4=0,应将电路输出KYYY取码，使其成为原码。设电路符号位为F ,进位位为Z5,可写出F和工的表达式为F =SC4, Y5 =SC4。当F =1时，须对Y4Y3Y2Y取码。所设计电路如图题解4.17所示。QiQ2Q3Q4PiP2P3P4EN MUX_G1741577483748312 3BABA=BA=BABA丫 z1。1。YX g。1。丫，小。1。z少产。1。ZY力。1。x R。1。其它情况。1题4.27解：首先用3个数值比较器74HC85分别完成X和Y、X和Z、丫和Z之间的比较,F（x 二），F（x 噌）比较的结果有3组，分别是F（x）, F（x，F

11、（x4）； F（x3），F（丫城）。利用这3组结果，根据题目要求，力口 8个门电路，可完成电路设计。电路图如图题解4.27所示。f。flf2f7X3xoy3 . y。x3X。Z3Z。y3y。Z3z。图题解4.274.29试用两片74HC382ALU芯片连成8位减法器电路。74HC382的逻辑符号和功能表如图4.65所示。题4.29解：两片74HC382ALU芯片连成8位减法器电路如图题解 4.29所示。图中ALU （1）为低位芯片，ALU （2）为高位芯片，要实现减法运算，选择码S2SS。必须为。1,低位芯片的Cn输入必须为。图题解4.29习题5.1请根据图P5.1所示的状态表画出相应的状态图

12、，其中X为外部输入信号，Z为外部输5.3在图5.4所示RS锁存器中，已知 阴口 R端的波形如图P5.3所示，试画出Q和Q对应的输出波形。图 P5.3题5.3解：r i :i ； 4IIIII1厂5，I： iIIIIIIIQ_I1 II*ItIIkri1IIQ IIIII图题解5.35.5在图5.10所示的门控D锁存器中，已知C和D端的波形如图P5.5所示，试画出Q和Q对应图 P5.5图题解5.5的输出波形。题5.5解：CDQQ5.7已知主从RS触发器的逻辑符号和 CLK、S、R端的波形如图P5.7所示，试画出 Q端对应的波形（设触发器的初始状态为0）。题5.7解:CLKR1S |QC11R -

13、Q(a)CLKCLK(b)图 P5.7I图题解5.75.9图P5.9为由两个门控RS锁存器构成的某种主从结构触发器，试分析该触发器逻辑功能,要求:(1)列出特性表;(2)写出特性方程;(3)画出状态转换图;(4)画出状态转换图。图题解5.9题5.9解：(1)特性表为:(2)特性方程为：X=1图题解5.9 (3)(4)该电路是一个下降边沿有效的主从JK触发器。XYnnn+1CLQQKXXXxQn0000_n_00110100-TL0110_TI11110010111101_FL1110_n_Qn1 . xQn YQn(3)状态转换图为：5.11在图P5.11(a)中，FFi和FF2均为负边沿型触

14、发器，试根据P5.11( b)所示CLK和X信号波形，画出 QQ2的波形(设FF1、FF2的初始状态均为 0)。(a)CLK X _(b)图 P5.11题5.11 解:Q2图题解5.115.13 试画出图P5.13所示电路在连续三个 CLK信号作用下 Qi及Q2端的输出波形(设各触 发器的初始状态均为 0)。FF1FF2-1J Q小Ci-1K QJiQ- 1K Qa1CLK Qi图 P5.13图题解5.135.15试用边沿D触发器构成边沿 T触发器。题5.15解：D触发器的特性方程为：Qn41 = DT触发器的特性方程为：Qn+ =TQn所以，D 二T 二 Qn5.17请分析图P5.17所示的

15、电路，要求：(1)写出各触发器的驱动方程和输出方程;(2)写出各触发器的状态方程；(3)列出状态表；(4)画出状态转换图。CLKXZ图 P5.17题5.17解:(1)驱动方程为：j0=xQnK0=1;J1 =XQ0K1 =x ;输出方程为：Z =XQin(2)各触发器的状态方程分别为：Q0 1 =XQ/nQn ；Q1n =Xq-Q1XQ(3) 状态表为：X-nQ1-nQ0-n+1Q1-n+1Q0Z000000001000010000011000100010101100110101111101(4)状态转换图为:Q1Q0X/Z图题解5.17 (4)5.19请分析图P5.19所示的电路，要求:(1

16、)写出各触发器的驱动方程；(2)写出各触发器的状态方程；(3)列出状态表；(4)画出状态转换图(要求画成 Q3Q2Q1 一 )。图 P5.19题5.19解：(1)驱动方程为：J1 = K1 = 1 .J2 = Q3 Q1K2 = Q1n.J3 =Q；Q；K3 =Q；.(2)各触发器的状态方程分别为：Q；+ =Q1n;Q； + =QnQ2nQ1n +Q；Q1n;Q3+=Q3nQM +QnQ1n;(4)状态转换图为：(3)状态表为：Q3nQ2nQ1nQ3n+1Q2n+1n+1 Q1000001001010010011011100100101101000110111111000Q3Q2Q1，1111

17、10000001010011 1003 101图题解5.19 (4)5.21下图是某时序电路的状态图，该电路是由两个 D触发器FF1和FF0组成的，试求出这两个触发器的输入信号 D1和D0的表达式。图中 A为输入变量。Q岛0图P5.21题5.21 解:图题解5.21所以，这两个触发器的输入信号Di和Do的表达式分别为:Di= AQinQ01Do = AQnAQ0n5.23试用JK触发器和少量门设计一个模6可逆同步计数器。计数器受X输入信号控制,X=1时，计数器做减法计数。当X=0时，计数器做加法计数；当题5.23 解：由题意可得如下的状态图和状态表:Q2Q1Q0 引分离Q；T Q；+、Q01的

18、卡诺图，得X名2,i+1er10000001000101000100110011100010010101010000110XXX0111XXX1000101100100010100011011010110001111011001110XXX1111XXXQ；1-iXQinQoXQinQnQn又Q0nXQ；Q；Qin1 XQnQ0nXQnQ0nQnXQnXQ0Q1nQ01 1 = Q01 -n-n所以，Jn = XQ1Q0 XQ1nQ0一二n- n- n二nJ1 = XQ2Q： XQ；QoJo = Ko = 1电路能自启动。（图略）K2 =XQ；XQon = X 二 QnK1 =XQnXQ0n

19、= X 二 Q；注：答案不唯一第6章题解:6.1试用4个带异步清零和置数输入端的负边沿触发型JK触发器和门电路设计一个异步余3BCD码计数器。题6.1 解：余3BCD码计数器计数规则为：0011 0100一一 11000011 一，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。图题解6.16.3试用D触发器和门电路设计一个同步4位格雷码计数器。题6.3解：根据格雷码计数规则，计数器的状态方程和驱动方程为：Q；* =D3 =Q3 Q1+Q：Q；+Q2Q；QQ=D2 =Q： Q；+Q2Q；+Q3QiQn0Q1n1 = D1 = QK Q/QQnr

20、WQzQ1；Q；+= D0 =Q3Q2 Q；+Q3Q：0kQ3Q：QiQ3Q；2Q；按方程画出电路图即可，图略。6.5试用4位同步二进制计数器 74163实现十二进制计数器。74163功能表如表6.4所示。题6.5解：可采取同步清零法实现。电路如图题解6.5所示。图题解6.56.7试用4位同步二进制计数器 74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD码十进制计数器，M=1时电路为5421BCD码十进制计数器，5421BCD码计数器状态图如下图P6.7所示。74163功能表如表6.4所示。Q3Q2Q1Q00000 0001 0010 0011 01001

21、100 1011 1010 1001 1000图 P 6.7题6.7 解：实现8421BCD码计数器，可采取同步清零法；5421BCD码计数器可采取置数,应置入的数为：法实现，分析5421BCD码计数规则可知，当、2=1时需置数D3D2D1D0 =Q3000。加入控制信号 M,即可完成电路设计。电路如图题解6.7所示。1CLKM图题解6.70006.9试用同步十进制计数器74160和必要的门电路设计一个365进制计数器。要求各位之间为十进制关系。74160功能表如表6.6所示。题6.9解：用3片74160构成3位十进制计数器，通过反馈置数法，完成365进制计数器设计。电路如图题解 6.9所示。

22、图题解6.974147和同步十进制计数器74160组成6.11图P6.11所示电路是用二一十进制优先编码器的可控制分频器。已知 CLK端输入脉冲的频率为 10KHz，试说明当输入控制信号 A,B, C, D, E, F, G, H, I分别为低电平时，Y端输出的脉冲频率各为多少。优先编码器74147功能表如表4.4所示,74160功能表如表 6.6所示。CLKA B C DE F G HIHPRI /BCD7414711 A 22 * 34 l 48 56789口一 I 一 1 .1 I： 1|1 I 1 |D 0 Di D 2 D3TC=9ENT CTR DIV 10ENP 74160 LD

23、 CCLR图 P6.11题 6.11解：当A = 0时，74160构成模9计数器，当B = 0时，74160构成模8计数器，当C = 0时，74160构成模7计数器，当D =0时，74160构成模6计数器,当E =0时，74160构成模5计数器，当F = 0时，74160构成模4计数器,当G =0时，74160构成模3计数器，当H=0时，74160构成模2计数器,Y端输出频率为Y端输出频率为Y端输出频率为Y端输出频率为Y端输出频率为Y端输出频率为Y端输出频率为Y端输出频率为10KHz ;910KHz ;810KHz ;710一 KHz ;610KHz ;510KHz ;410KHz ;310K

24、Hz ;2当I =0时，74160循环置9, Y端输出频率为0Hz;6.13试用D触发器、与非门和一个 2线一4线译码器设计一个 4位多功能移位寄存器，移位寄存器的功能表如图 P6.13所示。SaSb功能00右移01左移10同步清零11同步置数图 P6.13题6.13解：以i单元示意（左侧为i-1单元，右侧为i+1单元），示意图如图题解6.13所示。QiSbSa图题解6.136.15参照串行累加器示意图（见图 6.40）,试用4片移位寄存器79194、一个全加器和一个D触发器设计一个8位累加器，说明累加器的工作过程，画出逻辑图。移位寄存器79194功能表如表6.10所示。题6.15解：8位串行

25、累加器电路如图题解6.15所示。累加器的工作过程为：首先通过清零信号使累加器清零，然后使 SaSb =11 ,电路进入置数状态，这时可将第一组数送到并行数据输入端，在 CLK脉冲作用下，将数据存入右侧输入寄存器中。其后，使电路改变成右移状态（SaSb =01）,在连续8个CLK脉冲作用后，输入寄存器中的数据将传递到左侧输出寄存器中。接着可并行输入第 2组数据，连续8个CLK移位脉冲作用后，输出寄存器的数据将是前两组数据之和。以此往复，实现累加功能。清零RD并行输出高4位串行输出并行输出 低4位并行输入 低4位置数移 Sb 位控制SACLK图题解6.156.17试用移位寄存器79194和少量门设

26、计一个能产生序列信号为00001101的移存型序列信号发生器。移位寄存器79194功能表如表6.10所示。题6.17解:(1)电路按下列状态变换（Q0Q1Q2Q3）:0000 0001 0011 011g 1101 1010 0100 1000 0000使74194工作在左移状态(Sa=1, Sb=0)若考虑自启动，Dsl =Q0Q1Q2+Q0Q2Q3 （结果不唯一），电路图如图题解6.17所示。图题解6.17101CLK6.19试分析图P6.19所示电路，画出完整状态转换图，说明这是几进制计数器，能否自启动？移位寄存器79194功能表如表6.10所示。题6.19解：状态转换图如图题解 6.1

27、9所示。可见，这是一个能自启动的模7计数器。Q0Q1Q2Q30010 - 100101000110-10110000 - 1000 - 1100 - 1110 -1101 -1010 - 01010001 - 0011 0111 - 1111图题解6.19CLK输入图 P6.18CLK图 P6.19110习题7.1若某存储器的容量为1MX4位，则该存储器的地址线、数据线各有多少条？题7.1 解：该存储器的地址线有10条，数据线有2条。7.3某计算机的内存储器有 32位地址线、32位并行数据输入、输出线，求该计算机内存 的最大容量是多少？题7.3解：该计算机内存的最大容量是232X 32位。7.

28、5已知ROM的数据表如表 P7.5所示，若将地址输入 A3、A2、A1和A。作为3个输入逻 辑变量，将数据输出F3、F2、F1和F0作为函数输出，试写出输出与输入间的逻辑函数式。表 P7.5AAA1AF3F2F1F000000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000题7.5解：F3 = m m(815) = AF2 = .： m(411) -A3A2A3A2 - A3 - A2F1 =、m(

29、25,1013) = A2A A2A = A2 = AFi = 、 m(1,2,5,6,9,10,13,14)=人与 八耳=%二 Ao7.7 请用容量为1KX4位的Intel2114芯片成4K X 4位的RAM ,要求画出电路图。题7.7解:I/01 I/02 I/03 I/04图题解7.77.9已知4输入4输出的可编程逻辑阵列器件的逻辑图如图P7.9所示，请写出其逻辑函数输出表达式。图 P7.9题7.9解：F0 =A0 A。Fl = A1A2A1A2F 2 = A2 A3 A2 A3F3 = A37.11假设GAL器件的结构控制字取值分别为：SYN = 1, AC0=0, AC（n）=0,X

30、OR（n） = 0,请画出OLMC（n）的等效电路图。题7.11 解：当GAL器件的结构控制字取值分别为：SYN=1, AC0=0, AC（n） = 0,XOR（n） =0时，画出OLMC工作在纯组合输出模式，低电平输出有效，其等效电路如图题解7.11所示。CKOE自门列 来与阵EN1(n /OCK来自邻级 输田（m）OE图题解7.117.13请问CPLD的基本结构包括哪几部分？各部分的功能是什么？题7.13解：CPLD产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编程的逻辑模块、输入/输出模块和一些可编程的内部连线阵列组成。如Lattice公司生产的在系统可编程器

31、件 ispLSI1032 ,主要由全局布线区（GRP）、通用逻 辑模块（GLB）、输入/输出单元（IOC）、输出布线区（ORP）和时钟分配网络（CDN） 构成。全局布线区GRP位于器件的中心，它将通用逻辑块 GLB的输出信号或I/O单元 的输入信号连接到 GLB的输入端。通用逻辑块 GLB位于全局布线区 GRP的四周，每 个GLB相当于一个GAL器件。输入/输出单元IOC位于器件的最外层，它可编程为输入、输出和双向输入/输出模式。输出布线区ORP是介于GLB和IOC之间的可编程互连阵列，以连接GLB输出到IOC。时钟分配网络CDN产生5个全局时钟信号，以分配给GLB和IOC使用。7.15若用X

32、C4000系列的FPGA器件实现4线-16线译码器，请问最少需占用几个CLB?题7.15解：最少需占用8个CLB。第一个CLB可以完成任意两个独立 4变量逻辑函数或任意一个 5变量逻辑函数，产生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么8个CLB的G、F组合逻辑函数发生器的输入端均共用译码器的4个输入变量，而每个 CLB则分别完成译码器的16个输出变量中的2个输出。具体实现如图题解 7.15。图题解7.15第8章习题及解答8.1在图8.3 (a)用5G555定时器接成的施密特触发电路中，试问：(1)当Vcc=12V时，而且没有外接控制电压时，Vt+、Vt-和jWt各为

33、多少伏？(2)当Vcc =10V时，控制电压 Vco=6V时，%、”和 可丁各为多少伏？升 .、21题 8.1 解： VT + = VCC=8V ,VT_=VCC=4V, AVT =VT十一VT_=4V ;3一 3一1 . 一 Vt +=Vco =6V ,VT_ = VCO =3V , %=%+-3_=*。28.3图P8.3 (a)为由5G555构成的单稳态触发电路，若已知输入信号Vi的波形如图P8.3(b)所示，电路在t=0时刻处于稳态。(1)根据输入信号Vi的波形图定性画出 Vc和输出电压Vo对应的波形。(2)如在5G555定时器的5脚和1脚间并接一只10K的电阻，试说明输出波形会发生 怎

34、样的变化？Vcc（15V）Vi0.01Vr15V(a)(b)图 P8.3题8.3解：(1)对应的波形如图题解8.3 (a)所示。Vi本 15VO1/OVO AVc A 10V图题解8.3 (a)(2)如在5G555定时器的5脚和1脚间并接一只10K的电阻，则输出脉冲宽度tw1等11于电谷电压Vc从0上升到-Vcc =-M15V=7.5V所需时间，因此输出脉冲宽度tw1要比图 22题解8.3 (a)波形中tW窄。对应的波形如图题解 8.3 (b)所示。图题解8.3(b)8.5图P8.5 (a)所示是用集成单稳态触发电路74121和D触发器构成的噪声消除电路，图P8.5 (b)为输入信号。设单稳态

35、触发电路的输出脉冲宽度tw满足tn tw ts (其中tn为噪声，ts为信号脉宽)，试定性画出Q和Vo的对应波形。(h)图 P8.5题8.5解：波形图如图题解 8.5所示。图题解8.58.7 在图8.19所示用5G555定时器构成的多谐振荡器中，若R=R2=5.1k5 C=0.01 0，1Vcc =12V，试计算电路的振荡频率和占空比。若要保持频率不变，而使占空比 q=-,2试画出改进电路。题8.7解：(1) q=九3TR1 2R22 5.1 23 5.1 一 3T =T1 T2=(R1 R2)(ln 2 R2c ln 2) ： 0.7(R1 2R2)C,1113f = = = = 9 34

36、103 HzT0.7(R1 2R)C 0.7 3 5.1 0.01 10，(2)改进电路如题解 8.7所示。0.01 1iFD1R2QOUTVc TRQD9L.1：VCCVR1C丰D2i 一一5kQ7早H一THr-8- | | 5kQCO：图题解8.7VC1G1&6.一 5k。C2 2VC21为使占空比为q=1，R =R2 = R。取电容C =0.01NF,而要使振荡频率不变，应使113f= =3=9.34 10 HzT 0.7 2R 0.01 10得：R=R2=7.65kQ8.9分析图P8.9所示电路，说明：(1)按钮A未按时，两个5G555定时器工作在什么状态？(2)每按动一下按钮后两个

37、5G555定时器如何工作？(3)画出每次按动按钮后两个5G555定时器的输出电压波形。D OUTTH SG555ITT?.GAO图 P8.9题8.9解： 按钮A未按时，左边的555定时器构成的单稳态触发电路处于稳态状态, 输出为0；右边的555定时器构成的振荡器，处于清零状态。每按动一下按钮后，左边单稳态触发电路的就产生一个宽度为tw的正向脉冲输出,tw =1.1R2Ci =1.1S ;右边的定时器开始振荡，输出脉冲波形，其振荡周期为T =0.7(R 2R4)C3 =0.9810，S。(3)波形示意图如题解 8.9所示：twVi图题解8.9第9章习题及解答9.1数字量和模拟量有何区别？A/D转

38、换和D/A转换在数字系统中有何主要作用？题9.1解：模拟量是指在时间上和幅值上均连续的物理量，数字量是指在时间上和幅值上均离散的物理量。模拟量通过取样、保持、量化和编码的变换，转换成数字量。A/D转换和D/A转换是数字设备与控制对象之间的接口电路，分别实现模数转换和数模转 换。9.3 在图9.2所示的4位权电阻网络D/A转换器中，如取Vref =6V，试求当输入数字量d3d2d。0=011。时的输出电压值？题9.3解：根据权电阻网络D/A转换器输出电压的计算公式，当输入数字量d3d2d1d0=0110时的输出电压值为-2.25V。9.5图P9.5所示电路是用AD7520和同步十六进制计数器 7

39、4163组成的波形发生器电路。已知 AD7520的Vref =-10V ,试画出在日钟信号CLK的连续作用下输出电压 V。的波形，并 标出波形图上各点电压的幅度。.10VV。图 P9.5题9.5解：由于74163工作在计数状态，所以在时钟信号CLK的连续作用下，它的输出端Q3Q2Q1Q0从00001111不停地循环，AD7520的输入d9d8d7d6也从00001111不停地循环。根据AD7520芯片内部的倒T形电阻网络结构和分流原理，即可画出输出电压 V。的波形图。Vn/V图题解9.59.7如果某个模拟信号的最高组成频率是20KHz ,那么最低的取样频率是多少？题9.7解：根据取样定理，最小取样频率是40KHz。9.9若采用有舍有入量化方式，将0 7V的模拟电压换成四位二进制代码，其量化单位应取何值？最大量化误差为多少V?题9.9解：根据有舍有入量化的方法可知：量化单位=介，最大量化误差为小。