基于FPGA的直接数字合成器设计(毕业论文)

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1、天津职业技术师范大学Tianjin University of Technology and Education毕 业 设 计基于FPGA的直接数字合成器设计 二一二 年 六 月I天津职业技术师范大学本科生毕业设计基于FPGA的直接数字合成器设计The design of direct digital frequency synthesizer based on FPGA 专业班级： 学生姓名： 指导教师： 学 院：电子工程学院 2012 年 6 月II摘 要直接数字合成(Direct Digital Synthesis)技术采用全数字的合成方法。本设计结合了EDA技术和DDS技术，EDA技术

2、是现代电子设计技术的核心，是以电子系统设计为应用方向的电子产品自动化设计技术。DDS技术则是最为先进的频率合成技术，所产生的信号具有频率分辨率高、频率切换速度快、频率切换时相位连续，输出相位噪声低和可以产生任意波形等诸多优点。本文在对现有DDS技术的大量文献调研的基础上，提出了符合FPGA结构的DDS设计方案，并利用Quartus II软件在Cyclone II系列器件上进行了实现，详细的介绍了本次设计的具体实现过程和方法，将现场可编程逻辑器件FPGA和DDS技术相结合，体现了基于VHDL语言的灵活设计和修改方式是对传统频率合成实现方法的一次重要改进。FPGA器件作为系统控制的核心，其灵活的现

3、场可更改性，可再配置能力，对系统的各种改进非常方便，在不更改硬件电路的基础上还可以进一步提高系统的性能。文章给出的仿真结果，经过验证本设计能够达到其预期性能指标。关键词：直接数字合成器；现场可编程逻辑门阵列；硬件描述语言ABSTRACTThe DDS technique adopts full digital synthesis methods. The design combines EDA and DDS technology, EDA technology is the design of modern electronic technology at the core, electro

4、nic system design direction for the application of electronic design automation products technology. DDS technology is the most advanced frequency synthesizer technology. The generated signals have advantages of high frequency resolutions, fast frequency switching, continuous phase while frequency s

5、witching, low noise phase and being able to generate arbitrary waveforms.In this paper, after reviewing a lot of literatures published on DDS technology, DDS scheme based on FPGA structure are proposed, and then implemented in Cyclone II series FPGA using Quartus II tool.the paper introduced the con

6、crete implementation process, this way associates DDS with field programmable gate array FPGA technology , the way based on VHDL is flexible in designing and modifying, which is a important innovation to the tradition synthesize way, FPGA device control core as system, its flexible scene can alterin

7、g, can dispose ability again, very convenient to various kinds of improvement of the system, can also improve systematic performance further on the basis of altering hardware circuit. at the end of paper , the author displays simulation result, after verification, the design meets the demand of orig

8、inal definition.Key words: DDS; FPGA; VHDLII目 录1 引 言11.1 课题背景11.2 课题研究的目的和意义11.3 国内外概况21.4 课题的主要研究工作31.4.1现场可编程门阵列(FPGA)41.4.2硬件描述语言(VHDL)41.4.3 EDA工具Quartus II52 系统设计方案的研究72.1 系统实现的原理72.1.1 DDS的基本原理72.1.2 FPGA实现的直接数字频率合成器92.1.3移相原理102.2 系统实现方案分析与比较122.2.1频率合成器方案122.2.2移相方案142.2.3存储器方案152.2.4存储器寻址方案

9、162.3 FPGA器件的选择163 总体设计203.1 相位累加器部分203.2 相位/幅度转换电路203.3 波形表的生成213.4 D/A转换电路223.5 其它模块253.5.1锁相环(PLL)253.5.2分频器263.5.3电源模块273.5.4键盘电路和显示电路274 系统的实现294.1 系统的计算294.2 系统的实现30结 论33参考文献34致 谢36附录1：DDS顶层模块图37附录2：源程序清单38天津职业技术师范大学2012届本科生毕业设计1引 言1.1 课题背景在一些电子设备的电路板故障检测仪中，往往需要频率、幅度都能由计算机自动调节的信号源。采用诸如MAX038信号

10、发生器芯片外加电阻及切换开关等器件虽然也能调节频率和幅度，但这种调节是离散的，且电路复杂，使用不方便1。而采用直接数字合成芯片DDS及外加D/A转换芯片构成的可控信号源，可产生正弦波、调频波、调幅波及方波等，并且其信号的频率和幅度可由微机来精确控制，调节非常方便。另外随着21世纪的到来，人类正在跨入信息时代。现代通信系统的发展方向是功能更强、体积更小、速度更快、功耗更低。而大规模可编程器件CPLD/FPGA在集成度、功能和速度上的优势正好满足通信系统的这些要求。所以今天无论是民用的移动电话、程控交换机、集群电台、广播发射机和调制解调器,还是军用的雷达设备、图形处理仪器、遥控遥测设备、加密通信机

11、中,都已广泛地使用大规模可编程器件2。由于数字技术在处理和传输信息方面的各种优点，数字技术和数字集成电路的使用已经成为构成现代电子系统的重要标志。电子系统的集成化，不仅可使系统的体积小、重量轻且功耗低，更重要的是可使系统的可靠性大大提高。因此自集成电路问世以来，集成规模便以10倍/6年的速度增长。从20世纪90年代初以来，电子系统日趋数字化、复杂化和大规模集成化。为满足个人电脑、无绳电话和高速数据传输设备的发展需求，电子厂商们越加迫切地追求电子产品的高功能、优品质、低成本、微功耗和微小封装尺寸3。为达到此目标，必须采用少量的IC器件使面积尽可能小。1.2 课题研究的目的和意义正弦信号发生器作为

12、电子技术领域中最基本的电子仪器，广泛应用于航空航天测控、通信系统、电子对抗、电子测量、科研等各个领域中。随着电子信息技术的发展，对其性能的要求也越来越高，如要求频率稳定性高、转换速度快，具有调幅、调频等功能，另外还经常需要两路正弦信号不仅具有相同的频率，同时要有确定的相位差4。随着数字信号处理和集成电路技术的发展，直接数字合成(DDS)的应用也越来越广泛。DDS具有相位和频率分辨率高、稳定度好、频率转换时间短、输出相位连续、可以实现多种数字与模拟调制的优点，而可编程门阵列(FPGA)具有集成度高、通用性好、设计灵活、编程方便、可以实现芯片的动态重构等特点，因此可以快速地完成复杂的数字系统。由于

13、模拟调相方法有生产性差、调试不方便、调制度控制不精确等缺点，因此采用数字方法实现各种模拟调制也越来越普遍5。现在许多DDS芯片都直接提供了实现多种数字调制的功能，实现起来比较简单，而要实现模拟线性调制具有一定的难度。因此本设计介绍了一种采用FPGA实现DDS功能，产生频率和相位可调的正弦波信号的方法。波形发生器也可以通过巧妙的软件设计和简易的硬件电路，产生数字式的正弦波相位、频率和幅值可调的信号。信号的频率、相位可通过键盘输入并显示。与现有各类型波形发生器比较而言，产生的数字信号干扰小，输出稳定，可靠性高，特别是操作简单方便，成本低。1.3 国内外概况目前市场上已有的信号发生器有很多种，其电路

14、形式有采用运放及分立元件构成；也有采用单片集成的函数发生器；以及以单片机和FPGA为核心，辅以必要的模拟电路构成的DDFS数字信号发生器。在保证信号发生器的稳定性、频率范围、幅值范围等指标的同时，实现对输出信号的频率、相位和幅值的数字控制是现代信号发生器的发展方向。1971年，美国学者J.Tierney等人撰写的文章“A Digital Frequency Synthesizer”首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成原理。限于当时的技术和器件水平，它的性能指标尚不能与已有的技术相比，故未受到重视。近10年间，随着微电子技术的迅速发展，直接数字合成器(DDS)

15、得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的骄骄者6。DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。其优点如下：(1)输出频率相对带宽较宽。输出频率带宽为50%fclk(理论值)，但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fclk。 (2)频率转换时间短。DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期

16、之后按照新的相位增量累加，才能实现频率的转换。因此，频率转换的时间等于频率控制字的传输时间，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。(3)频率分辨率极高。若时钟fclk的频率不变，DDS的频率分辨率就由相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1HZ数量级，许多小于1MHZ，甚至更小。 (4)相位变化连续。改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相

17、位的连续性。(5)其他优点。可产生宽带正交信号及其他多种调制信号、可编程和全数字化、功耗低、体积小、重量轻、可靠性高、控制灵活方便等方面，并具有极高的性价比。 当然DDS也有局限性，主要表现如下： (1)输出频带范围有限。由于受DDS内部DAC和波形存储器(ROM)的工作速度限制，使得DDS输出的最高频率有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS芯片，工作频率一般在几十MHZ至400MHZ左右。(2)输出杂散大。由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差由存储器有限字长引起造成的杂散和DAC非理想特性造成的

18、杂散7。DDS问世之初，构成DDS的元器件的速度限制和数字化引起的噪声这两个主要缺点阻碍了DDS的发展与实际应用。随着近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。近年来随着频率合成技术的发展，DDS已广泛应用于通讯、导航、雷达、遥控遥测、电子测量以及现代化的仪器仪表工业等领域8。1.4 课题的主要研究工作信号发生器一般是指能自动产生具有一定频率和幅度的正弦波、三角波（锯齿波）、方波（矩形波）、阶梯波等电压波形的电路或仪器9。本设计主要研究由现场可编程逻辑器件FPGA实现DDS功能，产生频率可调的正弦波信号，及其各功能模

19、块由硬件描述语言VHDL来实现和仿真的方法。1.4.1现场可编程门阵列(FPGA)FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。用户现场可编程门阵列FPGA是一种高密度的可编程逻辑器件。由于FPGA器件集成度高,方便易用，开发和上市周期短，在数字设计和电子生产中得到迅速普及和应用，并一度在高密度的可编程逻辑器件领域中独占鳌头。FPGA和CPLD都是高密度现场可编程逻辑芯片，都能够将大量的逻辑功能集成于一个单片集成电路中，其集成度已发展到现在的几百万门。现场可编程门阵列FPG

20、A是由掩膜可编程门阵列(MPGA)和可编程逻辑器件二者演变而未的，并将它们的特性结合在一起，因此FPGA既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。FPGA通常由接线资源分隔的可编程逻辑单元（或宏单元）构成阵列，又由可编程I/O单元围绕阵列构成整个芯片，其内部资源是分段互联的，因而延时不可预测，只有编程完毕后才能实际测量。1.4.2硬件描述语言(VHDL)超高速集成电路硬件描述语言(Very High Speed Integrated Circuit Hardware Description Language，VHDL)于1983年有美国国防部(DOD)发起创建，由IE

21、EE(The Institute of Electrical and Electronics Engineers)进一步发展并在1987年作为“IEEE 标准1076”发布。从此，VHDL成为硬件描述语言的业界标准之一。自IEEE公布了VHDL的标准版本之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具支持VHDL。此后VHDL在电子设计领域得到了广泛应用，并逐步取代了原有的非标准硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，

22、VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL语言将承担起大部分的数字系统设计任务。除了作为电子系统设计的主选硬件描述语言外，VHDL在EDA领域的仿真测试、程序模块的移植、ASIC设计源程序的交付、IP核(Intelligence Property core)的应用方面担任着不可或缺的角色，因此不可避免地将成为了必要的设计开发工具。VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的

23、计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。1.4.3 EDA工具Quartus IIQuartus II是Altera公司的综合性PLD开发软件，支持原理图、VHDL、Verilog HDL以及AHDL(Altera Hardware Description Language)等多种设计

24、输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外，Quartus II通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统(SOPC)开发，集系统级设计、嵌入式开发软件、可编程逻辑设计于一体，是一种综合性的开发平台。使

25、用Quartus II的设计过程包括以下几步，若任一步出错或未达到设计要求则应修改设计，然后重复以后各步，Quartus II的设计流程如图1-1所示。设计输入编译项目仿真与定时分析编程测试完成修改设计图1-1 Quartus II的设计流程1.输入设计项目。逻辑设计的输入方法有原理图形输入、文本输入、波形输入及第三方EDA工具生成的设计网表文件输入等。输入方法不同，生成设计文件的名称后缀就不同。2.编译设计项目。首先，根据设计项目要求设定编译参数和编译策略。然后对设计项目进行网表提取、逻辑综合、器件适配，并产生报告文件，延时信息文件和器件编程文件，供分析、仿真和编程使用。3.校验设计项目。设

26、计项目校验方法包括功能仿真、模拟仿真和定时分析。功能仿真是在不考虑器件延时的理想情况下仿真设计项目的一种项目验证方法，称为前仿真。模拟仿真是在考虑设计项目具体适配器件的各种延时的情况下仿真设计项目的一种项目验证方法，称为后仿真。定时分析用来分析器件引脚及内部节点之间的传输路径延时、时序逻辑的性能以及器件内部各种寄存器的建立保持时间。4.编程验证设计项目。用Quartus II编程器通过Altera编程硬件或其它工业标准编程器，将经过仿真确认后的编程目标文件便如所选定的Altera可编程逻辑器件中，然后加入实际激励信号，测试是否达到设计要求。2 系统设计方案的研究由于本系统由多部分构成，在此根据

27、各部分的基本原理，对各方案进行分析和比较。2.1 系统实现的原理本设计采用直接数字合成技术设计正弦信号发生器。直接数字合成器由FPGA、低通滤波器、D/A转换等部分组成，其中主要为用FPGA实现直接数字合成器(DDS)的功能。通过键盘输入频率控制字、相位控制字和幅值控制字，使其输出一定频率、相位和幅值的正弦波信号，经过低通滤波器后形成平滑的着正弦波。该发生器具有调频迅速的优点。由于本系统主要用FPGA开发板，故在此着重介绍直接数字合成技术的原理及其FPGA实现。2.1.1 DDS的基本原理直接数字合成技术(DDS)是从相位概念出发直接合成所需波形的一种新的频率合成技术。近年来，技术和器件水平不

28、断发展，这使DDS合成技术也得到了飞速的发展，它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面已远远超过了传统的频率合成技术所能达到的水平，完成了频率合成技术的又一次飞跃，是目前运用最广泛的频率合成技术。直接数字合成器(DDS)的基本原理：DDS是利用采样定理，根据相位间隔对正弦信号进行取样、量化、编码，然后储存，构成一个正弦查询表，通过查表法产生波形10。它是由参考时钟、相位累加器、正弦查询表、D/A转换器和低通滤波器组成，直接数字合成器原理框图如图2-1所示。时钟A位D位输出N位低 通滤波器正 弦查询表D/A频率控制字K相 位累加器 图2-1直接数字

29、合成器原理框图相位累加器由N位加法器与N位累加寄存器级联构成，其原理框图如图2-2所示。每来一个时钟脉冲fclk，N位加法器将频率控制数据K与累加寄存器输出的累加相位数据相加，把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据K相加；另一方面以相加后的结果形成正弦查询表的地址,取出表中与该相位对应的单元中的幅度量化正弦函数值，作为取样地址值送入幅度/相位转换电路。这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换

30、器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。 N 位加法器N位相位寄 存 器fclk频率控制字K输出序列N图2-2相位累加器原理框图由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位。当相位累加器加满量时就会产生一次溢出，溢出频率就是DDS输出的信号频率。相位累加器的最大计数长度与正弦查询表中所存储的相位分隔点数相同，在取样频率（由参考时钟频率决定）不变的情况下，由于相位累加器的相位增量不同，将导致一周期内的取样点数不同，输出信号的频率也相应变化。如果设定累加器的初始相位，则可以对输出信号进行相位控制。波

31、形ROM地址波形相位量化序列正弦幅度量化序列图2-3 波形ROM示意图当ROM地址线上的地址（相位）改变时，数据线上输出相应的量化值（幅度量化序列）。因为波形ROM的存储容量有限，相位累加器的字长一般不等于ROM地址线的位数，因此在这个过程当中也又会引入相位截断误差。D/A转换器将波形ROM输出的幅度量化序列转化成对应的电平输出，将数字信号转换成模拟信号。但输出波形是一个阶梯波形，必须经过抗镜像滤波，滤除输出波形中的镜像才能得到一个平滑的波形。抗镜像滤波器是一个低通滤波器，要求在输出信号的带宽内有较平坦的幅频特性，在输出镜像频率处有足够的抑止。根据DDS的基本结构，可以推出以下一些结论：频率控

32、制字K唯一地确定一个单频模拟余弦信号Sout=cos(2foutt)的频率fout， fout=Kfclk/2N （2-1） 当K=1的时候DDS输出最低频率为f， f=fclk/2N （2-2）这就是DDS的频率分辨率，所以，当N不断增加的时候DDS的频率分辨率可以不断的提高。D/A转换器的输出波形相当于是一个连续平滑波形的采样，根据奈奎斯特采样定律，采样率必需要大于信号频率的两倍。也就是说D/A转化器的输出如果要完全恢复的话，输出波形的频率必须小于fclk/2N。一般来说，由于低通滤波器的设计不可能达到理想情况，即低通滤波器总是有一定的过渡带的，所以输出频率还要有一定的余量，一般来说在实际

33、应用当中DDS的输出频率不能超过0.4fclk。 2.1.2 FPGA实现的直接数字合成器数码管 显 示低通滤波按键输入控 制 字FPGA相 位累加器波 形存储器 D/A转换器波形输出图2-4系统总体设计框图本设计基于DDS的基本原理，利用Altera公司的FPGA芯片Cyclone II系列器件设法将波形采样点的值依次通过数模转换器(MDAC)转换成模拟量输出,可达到预期的目的，具有较高的性价比。其基本环节由计数器(Counter)、只读存储器(EPROM)、数模转换器(MDAC)和滤波器等组成（同DDS原理）。具体方案如下：累加器由加法器和D触发器级联组成。在时钟脉冲fclk的控制下，对输

34、入频率控制字K进行累加，累加满量时产生溢出。相位累加器的输出对应于该合成周期信号的相位，并且这个相位是周期性的，在02范围内起变化。相位累加器位数为N，最大输出为2N-1，对应于2的相位，累加一次就输出一个相应的相位码，通过查表得到正弦信号的幅度，然后经D/A转换及低通滤波器滤除不需要的取样分量，以便输出频谱纯净的正弦波信号11。整个DDS电路的电路结构如图2-5所示。相位/幅度转换电路系统控制电路输入寄存器算术运算电路加法器低位累加器ROM算术运算电路高位累加器输出控制基准时钟频率调谐字输入频率控制字相位控制字控制信号相位累加器进位信号输出 图2-5 FPGA实现的DDS原理框图2.1.3移

35、相原理所谓移相是指两路同频的信号，以其中的一路为参考，另一路相对于该参考作超前或滞后的移动，即称为相位的移动。两路信号的相位不同，便存在相位差，简称相差。若我们将一个信号周期看作是360，则相差的范围就在0360之间。例如在图2-6中，以A信号为参考，B信号相对于A信号作滞后移相，则称A超前B ，或称B滞后A 。2sin(wt)AB 图2-6移相示意图若输出信号A和B的相位差可调，须保证两路信号同步，故应满足以下条件：(1)输入到两个频率合成器芯片的参考时钟之间的相位偏移要足够小。这个相移会导致输出信号之间产生与之成比例的相移。因此在布线时必须精心设计，使从FPGA输出参考时钟的引脚到两个频率

36、合成器芯片的参考时钟输入引脚的引线距离相等，以保证系统时钟同步。另外，参考时钟上升下降沿的抖动应尽可能小，并且时间应尽可能短，因为不同频率合成器芯片输入电路的触发电压不同，因此参考时钟的上升下降沿时间太长会增加输出信号的相位误差。(2)频率控制字送到频率合成器的数据缓冲区后，还必须通过一个更新时钟才能将数据缓冲区中的数据送到相位累加器，成为有效数据后进行输出。频率合成器有两种更新时钟产生方式，一种由FPGA内部自动产生，另一种由外部提供。要使两路输出信号同步，必须使用外部I/O更新时钟，同时必须使参考时钟信号(REFCLK)与外部IO更新时钟(UPDATE CLK)上升沿之间满足图2-7所示的

37、时序关系。t2有效区REFCLKUPDATEt1 图2-7参考时钟与更新时钟之间的时序关系图 更新时钟的上升沿必须在参考时钟的下降沿t1之后与下一个下降沿t2之前之间(图2-7中深色区间为有效区域)产生，这样可以使两个频率合成器工作在相同的系统时钟（参考时钟乘以一定倍数）下，且它们的系统时钟脉冲数相差不能超过1个脉冲。(3)在第一次传送数据之前必须先使频率合成器复位，以保证其输出的相位是可知的。因为DDS芯片的相位输出是连续的，所示复位信号可使两个频率合成器的相位累加器复位到COS(0)状态。新的数据送到相位累加器时，它们之间的相位关系可以得到保持，也可以通过相位控制字来调节两片频率合成器之间

38、的相位差12。2.2 系统实现方案分析与比较在这个系统中，较为困难的部分是由FPGA实现频率合成器的功能。因为要求产生频率可调的正弦波，且都要以数字的形式进行控制和处理，所以在设计中将分别对部分电路提出几种实现方案并进行分析和论证。2.2.1频率合成器方案频率合成是指对一个标准信号频率经过一系列算术运算，产生具有相同精度和稳定度的大量离散频率的技术13。频率合成有多种实现方法，其中直接数字频率合成技术与传统频率合成技术相比具有难以比拟的优点，如频率切换速度快、分辨率高、频率和相位易于控制等。因此得到越来越广泛的应用，成为当今现代电子系统及设备中频率源设计的首选。实现DDS的三种技术方案：1.采

39、用高性能DDS单片电路的解决方案随着微电子技术的飞速发展，目前市场上性能优良的DDS产品不断推出，主要有Qualcomm、AD、Sciteg和Stanforc等公司单片电路(monolithic)。Qualcomm公司推出了DDS系列Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的时钟频率为130MHZ，分辨率为0.03HZ，杂散控制为-76dBc，变频时间为0.1us；美国AD公司也相继推出了他们的DDS系列：AD9850、AD9851、可以实现线性调频的AD9852、两路正交输出的AD9854以及以DDS为核心的QPSK调制器AD9853、数字上变频器AD985

40、6和AD9857。AD公司的DDS系列产品以其较高的性能价格比，目前取得了极为广泛的应用。下面仅对比较常用的AD9850芯片作一个简单介绍。 AD9850是AD公司采用先进的DDS技术，1996年推出的高集成度DDS频率合成器，它内部包括可编程DDS系统、高性能DAC及高速比较器，能实现全数字编程控制的频率合成器和时钟发生器。接上精密时钟源，AD9850可产生一个频谱纯净、频率和相位都可编程控制的模拟正弦波输出。此正弦波可直接用作频率信号源或转换成方波用作时钟输出。AD9850接口控制简单，可以用8位并行口或串行口直接输入频率、相位等控制数据。32位频率控制字，在125MHZ时钟下，输出频率分

41、辨率达0.029HZ。先进的CMOS工艺使AD9850不仅性能指标一流，而且功耗少，在3.3V供电时，功耗仅为155mW。扩展工业级温度范围为-40+85摄氏度，其封装是28引脚的SSOP表面封装。 AD9850采用32位相位累加器，截断成14位，输入正弦查询表，查询表输出截断成10位，输入到DAC。DAC输出两个互补的模拟电流，接到滤波器上。调节DAC满量程输出电流，需外接一个电阻Rset，其调节关系是Iset=32(1.248V/Rset)，满量程电流为1020mA14。2.采用低频正弦波DDS单片电路的解决方案Micro Linear公司的电源管理事业部推出低频正弦波DDS单片电路ML2

42、035以其价格低廉、使用简单得到广泛应用。ML2035特性：输出频率为025KHZ，在时钟输入为12.352MHZ时频率分辨率可达到1.5HZ(-0.75+0.75HZ)，输出正弦波信号的峰峰值为VCC；高度集成化，无需或仅需极少的外接元件支持，自带312MHZ晶体振荡电路；兼容的3线SPI串行输入口，带双缓冲，能方便地配合单片机使用；增益误差和总谐波失真很低。 ML2035为DIP-8封装，各引脚功能如表2-1所示。 表2-1 ML2035各引脚功能名 称功 能VSS-5V电源；SCK串行时钟输入，在上升沿将串行数据锁入16位移位寄存器；SID串行数据输入，该串行数据为频率控制字，决定6脚输

43、出的频率；LATI串行数据锁存，在下降沿将频率控制字锁入16位数据锁存器；VCC+5V电源；VOUT模拟信号输出；GND公共地，输入、输出均以此点作为参考点；CLK IN时钟输入，可外接时钟或石英晶体。ML2035生成的频率较低(025KHZ)，一般应用于一些需产生的频率为工频和音频的场合。如用2片ML2035产生多频互控信号，并与AMS3104（多频接收芯片）或ML2031/2032（音频检波器）配合，制作通信系统中的收发电路等。 可编程正弦波发生器芯片ML2035设计巧妙，具有可编程、使用方便、价格低廉等优点，应用范围广泛，适合需要低成本、高可靠性的正弦信号的场合。 3.自行设计的基于FP

44、GA芯片的解决方案 DDS技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模大、可编程，以及有强大EDA软件支持等特性，十分适合实现DDS技术。Altera是著名的PLD生产厂商，多年来一直占据着行业领先的地位。Altera的PLD具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的IP核、宏功能库等，因此Altera的产品获得了广泛的应用。Altera的产品有多个系列，按照推出的先后顺序依次为Classic系列、MAX(Multiple Array Matrix)系列、FLEX(Flexible Logic Element Matrix)系列、A

45、PEX(Advanced Logic Element Matrix)系列、ACEX系列、Stratix系列以及Cyclone系列等15。 虽然有的专用DDS芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们所需要的。而利用FPGA则可以根据需要方便地实现各种比较复杂的调频、调相和调幅功能，具有良好的实用性。就合成信号质量而言，专用DDS芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号；利用FPGA也能输出较高质量的信号，虽然达不到专用DDS芯片的水平，但信号精度误差在允许范围之内16。以EDA技术为基础，用FPGA实现DDS模型的设计。电路的规模大小和总线宽度

46、可以由设计者根据自己的需要而设定可将波形数据存入FPGA的ROM中。同时外部控制逻辑单元也可在FPGA中实现。方法简单，易于程控，便于集成。用该方法设计产生的信号频率范围广，频率稳定度高，精度高，频率转换速度快。分析以上三种方案，显然第三种方案具有更大的优越性、灵活性。所以采用方案三进行设计。2.2.2移相方案 要实现两路信号具有确定的相位差，采用数字移相技术，这是目前移相技术的潮流。数字移相技术的核心是先将模拟信号数字化，移相后再还原成模拟信号。 数字移相主要有两种形式：一种是先将正弦波信号数字化，并形成一张数据表存入ROM芯片中，此后可通过两片D/A转换芯片在单片机的控制下连续地循环输出该

47、数据表，就可获得两路正弦波信号，当两片D/A转换芯片所获得的数据序列不同时，则转换所得到的两路正弦波信号就存在着相位差。相位差的值与数据表中数据的总个数及数据地址的偏移量有关。这种处理方式的实质是将数据地址的偏移量映射为信号间的相位值。另一种是先将参考信号整形为方波信号，并以此信号为基准，延时产生另一个同频的方波信号，再通过波形变换电路将方波信号还原成正弦波信号。以延时的长短来决定两信号间的相位值。这种处理方式的实质是将延时的时间映射为信号间的相位值。综合各方面考虑本设计采用前一种方式，具体调整方法如下：可预置计数器的初值不同，从ROM中读出周期信号函数采样信号时的起始地址就不同，对应的信号相

48、位也就不同。故只要在初始时刻，通过对计数器预置不同的初值即可形成两路信号间不同的相位差，从而达到调节信号间相位的目的。2.2.3存储器方案 (1)波形表存储器 由于本设计是采用FPGA实现DDS的功能，所以使用FPGA作为数据转换的桥梁，将波形数据存储到其内部的RAM中，并由DDS系统产生波形输出。需存储在RAM中的波形数据是由单片机采集外部数据,对ROM中存储的标准波形进行各种相应的运算而得到。波形表存储器ROM有三种方法实现。 方法一：外接ROM用单片机来完成。可采用并行两片32K的EEPROM存储器AT28C256，共16位位宽，可以实现12位波形表存储，150ns读取速度完全满足20K

49、HZ的工作频率。实现方案：将归一化的正弦波存储在32KEEPROM中，波形存储64个点。然后由单片机根据键盘输入的不同要求，对各点数据乘相应系数并叠加，再将所得到的新数据存储在RAM中，此时便得到了所需要的波形数据表。方法二：由逻辑方式在FPGA中实现。方法三：利用Altera公司的含于EAB器件中的兆功能模块LPM_ROM，通过VHDL语言编程来实现。 第一种方法容量最大，但速度最慢，且编程比较麻烦；第二种方法速度最快，但容量非常小；第三种方法兼顾了两者的优点，克服了其缺点。因此ROM可以选用第三种方法。 (2)外存储器 半导体存储器可分为三类：只读存储器(ROM、PROM、EPROM)，随

50、机存储器(SRAM、DRAM)，不挥发性读写存储器(EEPROM、NOVRAM)。本设计要实现编辑功能，故必须选择随机存储器或不挥发性读写存储器。方案一：采用SRAM(6264：8KRAM)和2 EEPROM(817：2KROM)，通过总线隔离的办法实现，既能通过CPU改变存储器数据，又能通过相位累加实现读取波形存储器数据的功能。方案二：采用特殊存储器双口RAM。双口RAM有左右两套相同的I/O口，即两套数据总线，分别有两套地址、控制总线，并有一套竞争仲裁电路。它可通过左右两边的任一组I/O进行异步的存储器读写操作，避免了系统总线隔离17。 方案三：采用FPGA器件自带的SRAM和 EEPRO

51、M。对比上述两种方案，方案一虽然成本低、容量大，但硬件电路较复杂。方案二总体比较复杂，而且容量小。方案三简单、方便，成本低，故采用方案三。2.2.4存储器寻址方案方案一：采用移位寄存器74164对BCD乘法器14527进行设置。BCD乘法器14527接成加法级联方式，输入频率由晶振提供，级联输出频率为： （2-3） 式中K1、K2、K3、K4、K5为BCD乘法器置数。根据置数不同，可以输出不同的频率的计数脉冲，再经计数器计数对存储器寻址，频率控制寻址频率，从而控制输出波形的频率。此方案硬件接线复杂，频带不易拓宽。 方案二：运用FPGA构成的相位累加器对EEPROM进行寻址。 比较两种方案，方案

52、二设计简单，易于控制，故选方案二。2.3 FPGA器件的选择根据上述方案本设计采用集成Altera公司Cyclone II系列芯片的开发板，Altera推出的Cyclone II FPGA系列低成本FPGA中的最新产品。Altera公司于2002年推出的Cyclone器件系列永远改变了整个FPGA行业，带给市场第一也是唯一的以最低成本为基础而设计的FPGA系列产品。Cyclone II系列开发板是Altera公司2004年推出的新款FPGA器件。Cyclone II FPGA器件的成本比第一代Cyclone器件低30%，可满足低成本大批量应用需求。Cyclone II器件的制造基于300mm晶

53、圆，采用台积电90nm、低K值电介质工艺，这种可靠工艺也曾被用于Altera的Stratix II器件。这种工艺技术确保了快速有效性和低成本，通过使硅片面积最小化，Cyclone II器件可以在单芯片上支持复杂的数字系统，而在成本上则可以和ASIC竞争18。Cyclone II器件的特性如表2-2所示。表2-2 Cyclone II器件的特性特 性说 明成本优化的架构器件架构为最低的成本而优化，提供多达68,416个逻辑单元(LE)，密度超过第一代Cyclone FPGA的三倍。Cyclone II FPGA内部的逻辑资源可以用来实现复杂的应用。嵌入式存储器基于流行的M4K存储器模块，提供多达

54、1.1兆比特的嵌入式存储器，可以支持配置更为广泛的操作模式，包括RAM、ROM、先入先出(FIFO)缓冲器以及单端口和双端口模式。嵌入式乘法器提供最多150个1818比特乘法器，是低成本数字信号处理(DSP)应用的理想方案。这些乘法器可用于实现通用DSP功能，如有限冲击响应(FIR)滤波器、快速傅立叶变换、相关器、编/解码器以及数控振荡器(NCO)。外部存储器接口提供高级外部存储器接口支持，允许开发人员集成外部单倍数据速率(SDR)、双倍数据速率(DDR)、DDR2 SDRAM器件以及第二代四倍数据速率(QDR II)SRAM器件，数据速率最高可达668Mbps。差分I/0支持提供差分信号支持

55、，包括LVDS、RSDS、mini-LVDS、LVPEGL、SSTL和HSTL I/O标准。单端I/O支持支持各种单端I/O标准，如当前系统中常用的LVTTL、LVCMOS、SSTL、HSTL、PCI和PCI-X标准。接口和协议支持支持串行总线和网络接口（如PCI和PCI-X），快速访问外部存储器件，同时还支持大量通讯协议，包括以太网协议和通用接口。 时钟管理电路支持最多达四个可编程锁相环(PLL)和最多16个全局时钟线，提供强大的时钟管理和频率合成能力，使系统性能最大化。这些PLL提供的高级特性，包括频率合成、可编程占空比、外部时钟输出、可编程带宽、输入时钟扩频、锁定探测以及支持差分输入、输

56、出时钟信号。Nios II嵌入式处理器Cyclone II器件的Nios II嵌入式处理器降低了成本，提高了灵活性，给低成本分立式微处理器提供了一个理想的替代方案。片内匹配支持驱动阻抗匹配和片内串行终端匹配。片内匹配消除了对外部电阻的需求，提高了信号完整性，简化电路板设计。Cyclone II FPGA通过外部电阻还可支持并行匹配和差分分配。循环冗余码(CRC)具有32比特CRC自动校验功能。内置的CRC校验电路简化了校验流程，只需在Quartus II软件中单击一下即可。这是FPGA中对付单时间干扰（SEU）问题最有效的解决方案。图2-8 FPGA开发板 本设计选用FPGA开发板的主芯片为E

57、P2C8Q208，Cyclone II系列的EP2C8Q208具有8,256个逻辑单元(LE)，36个M4K RAM blocks(4Kbits plus 512 parity bits)，同时具有165,888个存储单元(Total RAM bits)，支持18个Embedded multipliers和2个PLL，资源配备十分丰富。EP2C8Q208C8 / EP2C8Q208C8N芯片的I/O数目为138个，工作电压为1.15V3.465V，工作温度为085。另外，EP2C8Q208C8 / EP2C8Q208C8N的型号标识如表2-3所示。表2-3 EP2C8Q208C8的型号标识EP

58、2C系列标识，属于Cyclone 系列8器件型号Q封装为PQFP 208引脚数 C应用级别为商业级 8速度等级 N 符合无铅标准 图2-9 Cyclone II系列芯片EP2C8Q208EP2C8Q208引脚如图2-10所示。图2-10 EP2C8Q208引脚图3 总体设计 FPGA设计的DDS系统主要由相位累加器及相位/幅度转换电路组成。根据设计的具体要求，还设计了一个系统控制电路，这一电路可灵活设计，以突出FPGA的优点所在。另外采用VHDL硬件描述语言实现整个DDS电路，不仅利于设计文档的管理，而且方便设计的修改和扩充，还可以在不同FPGA器件之间实现移植。3.1 相位累加器部分 在用F

59、PGA设计DDS电路的时候，相位累加器是决定DDS电路性能的一个关键部分。小的累加器可以利用Cyclone II器件的进位链得到快速、高效的电路结构。然而由于进位链必须位于临近的LAB（逻辑阵列块）和LE（逻辑单元）内，因此长的进位链势必会减少其它逻辑使用的布线资源，同时过长的进位链也会制约整个系统速度的提高。在设计相位累加器模块和加法器模块时采用FPGA单元库中1632位加法器，它们可以很容易地实现高达32位的相位累加器。基本可以满足设计的要求。用VHDL设计相位累加器模块，其模块如图3-1所示。 图3-1相位累加器模块fword31.0表示为为输入的频率字，pword11.0为输入的相位字

60、，clock为系统时钟输入，rom_addr7.0是相位累加器高8位输出，该输出将作为波形存储器地址线对波形ROM进行寻址。3.2 相位/幅度转换电路相位/幅度转换电路是DDS电路中的另一个关键部分。该电路通常采用ROM结构，相位累加器的输出是一种数字式锯齿波，通过取它的若干位作为ROM的地址输入，而后通过查表和运算，ROM就能输出所需波形的量化数据。 在FPGA（针对Altera公司的器件）中，ROM一般由EAB实现，且ROM表的尺寸随地址位数或数据位数的增加成指数递增关系，因此在满足信号性能的前提下，如何有效利用FPGA的有限资源，成为相位/幅度转换电路中最关键的一点。在设计时可充分利用信号周期内的对称性和算术关系来减少EAB的开销。 相位/幅度转换电路中的主要问题在于ROM的大小。由于本设计只需要输出正弦波，故考虑了以下的优化方式：正弦波信号对于x=直线成奇对称，基于此可以将ROM表减至原来的1/2，再利用左半周期内，波形对于点(/2，0)成偶对称，进一步将ROM表减至最初的1/4，因此通过一个正弦码表的