EDA技术课程设计六位频率计的设计

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1、目目 录录一一 概述概述.- 1 -（一）设计背景及意义.- 1 -（二）设计任务与要求.- 1 -二二 六位频率计的工作原理六位频率计的工作原理.- 1 -三三 六位频率计的设计与仿真六位频率计的设计与仿真.- 2 -（一）六位十进制频率计的设计与仿真.- 2 -（二）六位十六进制频率计的设计与仿真.- 5 -四四 调试过程、测试结果及分析调试过程、测试结果及分析.- 8 -（一）六位十进制频率计的测试结果与分析.- 8 -（二）六位十进制频率计扩展功能的测试结果与分析.- 8 -（三）六位十六进制频率计的测试结果与分析.- 8 -五五 课程设计体会课程设计体会.- 9 -六六 参考文献参考

2、文献.- 9 - 1 -六位频率计的设计一一 概述概述（一）设计背景及意义（一）设计背景及意义现代电子设计技术的核心已日益趋转向基于计算机的电子设计自动化技术，即 EDA（Electronic Design Automation）技术。为了加深对 EDA 技术的理解，培养 EDA 设计的能力和团队协作能力，于是按要求完成了本次课程设计。（二）设计任务与要求（二）设计任务与要求1 1、设计任务、设计任务采用原理图设计并制作六位十进制频率计，用 VHDL 语言方法设计并制作六位十六进制频率计。 2 2、设计要求、设计要求a) 参考信号频率为 1Hz;b) 测量频率范围：六位十进制频率计：1Hz10

3、0kHz； 六位十六进制频率计：1Hz4MHz；c) 结果能用数码显示器显示。二二 六位频率计的工作原理六位频率计的工作原理六位频率计由：测频控制电路、锁存器、计数器三大部分组成。结构框图如图 1 所示。测频控制电路计数器锁存器显示电路比较信号被测信号图 1：六位十进制频率计结构框图- 2 -六位频率计可对被测信号频率进行测量。测频控制电路的计数使能信号能产生一个固定脉宽的周期信号，并对频率计中的计数器的使能端进行同步控制。计数器高电平时开始计数，低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号的上升延将计数器在前一秒钟的计数值锁存进锁存器中，并由外部的显示电路显示

4、出来。三三 六位频率计的设计与仿真六位频率计的设计与仿真（一）（一）六位十进制频率计的设计与仿真六位十进制频率计的设计与仿真1.测频控制电路原理图及仿真波形图- 3 -2.十进制计数器原理图及仿真波形图- 4 -3.六位十进制频率计原理图及仿真波形图- 5 -4.六位十进制频率计扩展功能说明方案一：将测频控制电路修改为如图 2 所示电路即可实现频率直接读数，而不需换算的过程。方案二：CNT_EN 的输入设置为：同样也可以ABCDQQQQENCNT_实现频率直接读数，而不需换算的过程。（二）（二）六位十六进制频率计的设计与仿真六位十六进制频率计的设计与仿真1.测频控制电路 VHDL 描述及仿真波

5、形图LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PLJ ISPORT( CLK : IN STD_LOGIC; CNT_EN : OUT STD_LOGIC;RST_CNT : OUT STD_LOGIC; LOAD : OUT STD_LOGIC);END PLJ;ARCHITECTURE BEHAV OF PLJ ISSIGNAL DIV2CLK : STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK = 1 THEN Di

6、v2clk = NOT Div2clk;END IF;END PROCESS;PROCESS(CLK, Div2clk)BEGINIF CLK = 0 AND Div2clk = 0 THEN RST_CNT = 1;图 2：六位十进制频率计功能扩展部分原理图- 6 -ELSE RST_CNT = 0;END IF;END PROCESS;LOAD = NOT Div2clk;CNT_EN = Div2clk;END BEHAV;2.二十四位锁存器 VHDL 描述及仿真波形图LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCQ ISPORT(L

7、K : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(23 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(23 DOWNTO 0);END SCQ;ARCHITECTURE BEHAV OF SCQ ISBEGINPROCESS(LK,DIN)BEGINIF LKEVENT AND LK = 1 THEN DOUT = DIN;END IF;END PROCESS;END BEHAV;3.二十四位计数器 VHDL 描述及仿真波形图LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.

8、STD_LOGIC_UNSIGNED.ALL;ENTITY JSQ ISPORT( FIN : IN STD_LOGIC; CLR : IN STD_LOGIC; ENABL : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(23 DOWNTO 0);END JSQ;- 7 -ARCHITECTURE BEHAV OF JSQ ISSIGNAL CQI : STD_LOGIC_VECTOR (23 DOWNTO 0);BEGINPROCESS (FIN, CLR, ENABL)BEGINIF CLR =1 THEN CQI 0);ELSIF FINEVEN

9、T AND FIN = 1 THENIF ENABL = 1 THEN CQI = CQI + 1;END IF;END IF;END PROCESS;DOUT CLK1HZ, CNT_EN =TSTEN1, RST_CNT = CLR_CNT1, LOAD = LOAD1);U2: SCQ PORT MAP ( LK = LOAD1, DIN = DTO1, DOUT = DOUT);U3: JSQ PORT MAP ( FIN = FSIN, CLR = CLR_CNT1, ENABL = TSTEN1, DOUT = DTO1);END STRUC;四四 调试过程、测试结果及分析调试过程

10、、测试结果及分析（一）（一）六位十进制频率计的六位十进制频率计的调试过程、测试结果及分析调试过程、测试结果及分析 表 1 六位十进制频率计的测试结果调试过程调试过程：调试过程分三步，首先是测频控制电路调试，然后就是计数器电路调试，最后就是综合电路调试。测频控制电路调试：观察输出的波形,输出波形中 clr 和 lock 信号开始出现一段 XX 波形，原因就是单片机开始识别的是一个强未知的信号。使能信号 enb 输出的是时钟信号 clk 的 16 分频信号，而清零信号 clr 和锁存信号输出的都是时钟信号 clk 的二分频信号。计数器电路调试：观察输出波形，使能信号 enb 为高电平 1 时开始计

11、数，时钟信号出现上升沿，输出信号 q 自加一，当计满 9 时，进位信号 cout1 产生 1 段CLK1=1Hz(测试门限为 8s)clk1Hz10Hz100Hz1kHz10kHz100kHz测试结果880800800080000800000- 9 -高电平，当清零信号 clr 为高电平 1 时，输出 q 清零，使能信号为低电平 0 时，输出 q 停止计数。综合电路调试：观察波形图，实验设置的被测信号 clk1 与对比信号 clk 的比为10:1，输出 a 从 000000 计数到 000080，以此循环计数，锁存信号 b 一直处于000080。观察试验箱的结果如表一。在这些调试过程中也会出现

12、一些小问题，比如原理图连线出现短接、仿真频率参数设置、导线接触不良、license 参数、仿真时工程名和仿真文件名保持一致等等一系列问题，解决的办法也只有细心和耐心，一步一步的去排除。分析：分析：测频控制电路能够产生设计要求的输出信号计数器时钟使能信号 enb、计数器清零信号 clr 和输出锁存信号 lock。如何让这些信号参数达到要求就是电路图的功能。首先是 7493 这个器件，可以相当于 4 个二分频电路，QA 是二分频、QB 是四分频、QC 是八分频、QD 是十六分频，所以 QD 端产生的信号频率就是计数器使能信号的频率，这样满足设计要求。锁存信号 lock 就是当计数器计满一个周期时锁

13、存计数结果，锁存信号频率也要和计数器周期频率保持一致。而清零信号仅仅在计数初期出现一段清零，都满足设计要求。计数器电路满足的就是计数功能，当时钟信号 clk 出现上升沿，并且计数器使能信号 enb 为高电平时，计数器自加 1，当使能信号为低电平 0 时，停止计数，并且保持不变；当清零信号 clr 为高电平 1 时，计数器清零。当计数器计满 9时，进位信号出现高电平 1，满足设计要求。综合电路要求就是能够对频率进行循环计数。实验结果与真实值存在 8 倍的关系，这于实验中所选的器件有关系，在上面所讲的 7493 的作用，而计数器的使能信号就是时钟信号 clk 的十六分频信号 QD，而能够计数的信号

14、又是使能信号的一半，所以实验结果与真实值存在 8 倍的关系。（二）（二）六位十进制频率计扩展功能的六位十进制频率计扩展功能的调试过程、测试结果及分析调试过程、测试结果及分析 表 2 六位十进制频率计的测试结果调试过程：调试过程：调试过程就是把测频控制电路进行改进或者更换，改进就是将 CNT_EN 的输入设置为：，更换就是换成如图 2 所示的电路。其他ABCDQQQQENCNT_调试过程都保持不变。实验结果与实际值相同，原来的 8 倍关系被去掉了。试验箱结果入上表。CLK1=1Hz(测试门限为 1s)clk1Hz10Hz100Hz1kHz10kHz100kHz测试结果11010010001000

15、0100000- 10 -分析：分析：把 CNT_EN 的输入设置为：，这样就把时钟信号ABCDQQQQENCNT_clk 与计数器使能信号 enb 之间的频率比值定为 1：0.5,然而实现计数的使能信号与时钟信号的频率比值为 1:1，满足扩展要求。（三）（三）六位十六进制频率计的六位十六进制频率计的调试过程、测试结果及分析调试过程、测试结果及分析表 2 六位十六进制频率计的测试结果调试过程：调试过程：基本步骤与原理图的步骤差不多，只是把原理图改成 VHDL 程序语言。调试过程分四个部分测频控制调试、锁存器调试、计数器调试和综合调试。测频控制调试就是观察输出波形与程序相不相符，波形显示时钟使能

16、信号cnt_en 和输出锁存信号 load 都是时钟信号的二分频信号清零信号 rst-en 也按规律显示。锁存器调试就是观察是否实现锁存功能，波形显示时钟信号 lk 出现上升沿时，就把此状态下的计数器的值赋给输出 dout 信号。计数器调试过程与原理图中的计数器相似，唯一的区别就是当计数器计满 F 时，进位信号才会出现高电平，其他的调试过程都一样。综合调试过程也和原理图中的综合调试部分相同，只是结果显示的数据用十六进制来显示。这些过程中也会出现一些问题，除了原理图方式中的那些问题，问题主要出现在编程中，语句不全、语句遗漏、单词拼写错误、分号遗漏、调用元件之前要做声明、元件例化语句中的端口连接前

17、后循序等等。这些问题不仅需要细心和耐心，还要认真查找书籍中的例子。分析：分析：测频控制CLK1=1Hz(测试门限为 1s)clk1Hz10Hz100Hz1kHz10kHz100kHz1MHz2MHz4MHz测试结果1HAH64H3E8H2710H186A0HF4240H1E8480H 3D0900H- 11 -五五 课程设计体会课程设计体会六六 参考文献参考文献潘松，赵敏笑. 2007. EDA 技术及其应用. 北京：科学出版社边计年，薛宏熙译. 2000. 用 VHDL 设计电子线路. 北京：清华大学出版社潘松，黄继业. 2006. EDA 技术实用教程（第三版）. 北京：科学出版社王锁萍. 2000. 电子设计自动化（EDA）教程. 成都：电子科技大学出版社徐志军，徐光辉. 2002. CPLD/FPGA 的开发与应用. 北京：电子工业出版社