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1、寄存器分割数字电路系统思想的探讨- 寄存器是一种用来存放二进制数据或代码的电路，它在数字电路中的应用十分广泛，其中用寄存器来分割数字电路的做法尤为重要。以下将从六个不同的方面来加以介绍这种思想的应用。一、有限状态机有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。寄存器在此逻辑电路中是记忆有限状态机的内部状态，我们常称其为状态寄存器。状态机由输入信号、输出信号、寄存器、状态译码器和输出译码器构成，如图1所示。状态机可以认为是组合逻辑和寄存逻辑的特殊组合。包括两部分：组合逻辑部分和寄存器逻辑部分。图1 状态机结构示意图由于在有限状态机中，状态寄存器的下一个状态不仅与输入信号有关，
2、而且还与该寄存器的当前状态有关，如图2很好地说明了这个问题，所以有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。图2 状态机时序状态原理图所以我们在设计和分析数据通道时经常会以寄存器作为单元结点来对电路进行分割。而在调度完成后需要按照设计好的控制步进行分配，所以我们应当特别注意每一个组合逻辑后面一定要配置一个寄存器与其搭配。二、形式验证形式验证就是为了证明两个设计功能的一致性，它已成为一种被逐步接受的验证技术，它是基于数学方法的定理证明，以验证设计的逻辑等价性。其突出优点是验证速度快，验证过程不关心详细的结构和电路延时，如Intel公司Pentium微处理器的浮点部件采用形式验证方法，I
3、BM公司的PowerPC微处理器验证采用形式验证。与静态时序分析类似，形式验证不需要加激励，形式验证是对电路描述本身进行分析。从理论上讲，一个电路正确与否，仅取决于电路本身，通过静态逻辑推理而实现，并直接给出“正确”或“错误”的结论。形式验证一般用在组合逻辑中的逻辑等价验证，对于时序逻辑电路而言，我们也可以运用寄存器分割的思想对电路进行处理，可以通过时序器件的输入端向上找到在时序器件之间的完整的逻辑电路，利用时序器件对组合逻辑电路的分割完成整体逻辑验证，达到可以正常进行电路功能的一致性验证的目的。三、静态时序分析静态时序分析的目的是发现使芯片时序失效和对芯片性能起决定作用的电路关键路径。通过穷
4、举法抽取整个设计电路的所有时序路径，根据约束条件基于各条时序路径，计算每一条时序路径从起始点到终止点是否满足其建立/保持时间的要求。起始点一般是前一级触发器的时钟端，而终止点一般是后一级触发器的数据端。如图3为时序路径示意图。图3 时序路径示意图静态时序分析将要分析的电路抽象为有向图，这个图是以各种延迟为边的权重，以电路基本存贮单元为节点，并不考虑电路的逻辑功能。在完全的同步时序逻辑设计中，整个电路内部是通过时序器件将组合逻辑电路分割而成，信号在时钟节拍的作用下从源寄存器的输出端经过组合逻辑块到达目的寄存器的输入端。在时序优化方面即寄存器再定时技术中，通过在组合逻辑门之间移动寄存器来实现时序的
5、优化。具体做法就是通过移动调整寄存器的位置来将组合逻辑分成具有相等延时的部分来实现的。此种技术在一个设计的某部分逻辑不符合时序目标而另外的部分时序比较松时情况下可以很好的体现出它的作用。此种技术就是通过在逻辑电路中插入寄存器，使寄存器可自暂存上一次的的计算结果，从而可以达到对时钟周期的充分利用。这也是寄存器分割电路的一种体现形式之一。四、数据通道流水线流水线技术是把指令划分为多个步骤，充分利用数据通路上的电路部件的每个周期，并行处理多条指令，以最大限度的开发电路的潜能。一般的指令操作我们可以把它划分为以下几个步骤：IF：取指令ID：指令译码EXE：指令执行MEM：存贮访问WB：回写寄存器在没有
6、利用流水线技术时，在此系统中我们通常只能处理一个数据，在此数据没有处理完成之前不能有其它数据进入此系统中进行处理。数据通道流水线可以处理密集指令或数据的数字电路。在高采样率的数字逻辑电路中，应用了寄存器分割数字电路的思想，通过在各个部分之间插入寄存器，并使其暂存中间数据，减小两次数据传输的时间间隔，使在一个逻辑系统中可以同时处理多个数据，增加了并行性，提高了数据的吞吐量，从而可以达到提高效率的效果。五、RTL功耗分析在ASIC设计中，随着工艺尺寸的缩小，功耗问题越来越为突出，功耗降到最低已经日益成为IC设计的首要目标。集成电路的低功耗设计分为系统级、RTL(寄存器传输)级、门级、电路级四个层次
7、，而在这其中，寄存器传输级的低功耗设计对优化整个系统功耗的贡献达到20%-50%，这是非常巨大的比例。因而，在寄存器传输级进行低功耗分析设计是非常值得，也是很有必要的。从功耗来源上讲，时序部件引起的功耗归为动态功耗，因为时钟树由大量的缓冲器和反相器组成，这些门在每个时钟周期都要翻转，因此在IC设计中，时钟树的功耗也就是动态功耗相当显著。寄存器传输级的低功耗设计方法有很多种，主要介绍常用的设计方法有门时钟、操作数隔离。1、门控时钟。由于CMOS电路的功耗是和频率有着密切关系的，因此动态的关闭处于空闲状态的时钟具有明显的节电效果。图4(a)：传统的设计 图4(b)：增加了门控时钟的设计。待添加的隐
8、藏文字内容3图4(a)是传统的设计：系统的时钟直接接到D触发器的时钟输入端，不管什么情况，只要输入的Clock翻转，触发器就会工作，整个系统也一直不断的运行。而图4(b)是增加了门控时钟的设计：当系统正常工作时，译码出来的En信号为高，则触发器可以正常锁存数据；当系统处于空闲状态时，把En信号清零，这样，由于给触发器的Clock一直保持零，不会发生翻转，所以触发器不会锁存新的数据，整个系统被挂起，系统将进入低功耗模式。通过加入门控时钟，系统可以有选择的停止不相关模块的时钟，以最大程度的节省动态功耗。2、操作数隔离。这种方法主要是对系统中的算术、逻辑运算模块进行低功耗设计，其主要思想就是：在不进
9、行算术、逻辑运算的时候，使这些模块的输入保持“0”，不让操作数进来，输出结果不会翻转；而如果进行这方面的运算时，再将它们打开。如图5(a)，一个加法器的两个输入端没有经过任何逻辑直接进入加法器，系统不管是否需要加法运算，加法器都一直工作着，输出不断翻转着，这对系统的动态功耗是很大的浪费，而且数据总线越宽浪费的功耗越多；图5(b) 用操作数隔离的方法进行设计：当系统不需要加法运算的时候，Adder_en信号为“0”，则加法器的两个输入端都保持“0”， 其输出不会发生任何翻转，不会产生动态功耗，而如果需要进行加法运算时，Adder_en变成“1”，加法器正常工作。图5(a)：最基本的加法器设计 图
10、5(b)：采用操作数隔离方法设计的加法器。当对系统里所有的算术、逻辑运算单元都用上这种方法必然会对系统的动态功耗有很大的优化，在芯片面积方面，如图3b所示的，所增加的逻辑仅仅是几个多路器而已。六、测试边界扫描测试是通过在芯片的每个I/ O 脚附加一个边界扫描单元以及一些附加的测试控制逻辑实现的，边界扫描单元主要是由寄存器组成。在此电路中，拥有两种数据寄存器。分别是边界扫描寄存器和旁通寄存器。当我们选定一个扫描路径后，其他的路径会变为高阻态。图6边界扫描测试基本原理边界扫描寄存器是由围绕IC 管脚的一系列的边界扫描单元组成，我们可以通过它实现测试管脚信号的输入、输出；它由两个寄存器构成分别可以称为ClockDR和UpdataDR，其中ClockDR寄存器是串行输入或输出信号，而UpdateDR寄存器是并行更新的，从而形成了串行操作多个周期，并行操作一个周期的操作模式，及数据在几个周期内把信号通过串行输入到每个I/O端ClockDR寄存器中，再在一个同一个周期内把信号同时输入到Update寄存器中。也正因为Update寄存器存在，利用了分割电路的思想才使得并行操作得以实现。七、总结利用寄存器分割数字电路的思想可以更好的帮助我们理解和分析系统，使系统可以变得更为简化和直观。我们在实际的ASIC设计和分析中应当重视和灵活应用此种思想。
ASIC寄存器分割数字电路系统思想的探讨
