综合课程设计基于FPGA的调制信号（ASK、FSK、PSK）的设计与实现

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1、合 肥 学 院综 合 课 程 设 计 报 告题 目：基于FPGA的调制信号（ASK、FSK、PSK）的设计与实现系 别： 电子系 专 业： 电子信息工程 班 级： 06电子（1）班 学 号： 姓 名： 导 师： 成 绩： 2010年 01月07日综合课程设计任务书论文题目基于FPGA的调制信号（ASK、FSK、PSK）产生设计类型应用型导师姓名谭敏主要内容及目标要求：1、给出ASK、FSK、PSK三种调制信号的实现原理、设计框图； 2、完成以上三种调制信号的VHDL设计描述； 3、仿真以上三种调制信号； 4、实现以上调制信号的生成。具有的设计条件计算机CPLD/FPGA，常用电子元件单片机计划

2、学生数及任务计划学生数：3人 任务：1、掌握VHDL硬件描述语言设计相关模块的方法; 2、掌握EDA技术的层次化设计方法 3、能对以上生成的调制信号进行解调计划设计进程1、第1周 独立查找资料、 分别画出设计框图，制定设计方案2、第2周 画出电路原理图，进行实验3、第3周 电路调试和完善，同时完成设计报告参考文献电子技术基础 数字部分 康华光主编EDA技术实用教程 潘松主编 北京. 科学出版社2002年10月单片机应用系统设计技术基于C语言编程 余永权 电子工业 北京.2004.8基于FPGA的调制信号（ASK、FSK、PSK）的设计与实现摘 要本设计使用FPGA在EDA技术开发平台Quart

3、us上实现了正弦信号及三种调制信号（ASK、FSK、PSK）的生成。本设计基于DDS(直接数字合成器 Direct Digital Synthesizer)技术，巧妙的结合三种调制信号的特性，设计出了一种方便产生正弦信号和多种调制信号的系统。系统采用20MHZ的时钟，通过512分频和16384分频获得两路时钟。512分频所得一路时钟分别给两个相同正弦信号发生器作为时钟，以获得载波信号。16384分频作为整个系统的基带信号。由于ASK和PSK调制特性相近，载波都为一路信号。因此在设计时将ASK和PSK调制放在一个模块里设计，用一个选择键和两个基带信号控制端来控制。而FSK调制需要两路载波信号，设

4、计时在另一个正弦信号发生器模块之前加上一个FSK模块，基带信号为高电平时输出之前输入的频率控制字给正弦信号发生器模块，当基带信号为低电平时就在输入频率控制字的基础上加上一个固定的常数，就使得正弦信号发生器在基带信号作用下输出不同载波频率的FSK信号。关键词：FPGA、DDS、ASK、FSK、PSK1 题目分析1.1 功能要求及指标本设计要求使用FPGA设计并生成ASK、FSK、PSK三种调制信号。载波频率小于20kHZ。给出其设计思路及原理框图。并能在示波器上清晰的显示三种调制波形。1.2 设计思想将系统时钟进行两路分频，一路作为两个相同的正弦信号发生器时钟，另一路作为系统基带信号。其中一个正

5、弦信号发生器生成的信号作为ASK和PSK的载波，而另一个正弦信号发生器生成的信号则作为FSK的载波。通过ASK/PSK模块和FSK模块实现三种调制信号的生成。总体设计框图如图1。图1 系统设计框图2 方案选择在幅度键控中载波幅度随着调制信号变化而变化的调制称为ASK调制。利用不同载波频率来传递数字信息的调制称为FSK调制。用二进制数字信号控制载波的两个相位的调制称为PSK调制。三种信号的典型调制波形如图2所示。PSKFSKASK图2 三种调制信号的简单调制波形2.1 ASK/PSK方案选择方案一：分别实现ASK和PSK调制，其调制方框图如图3所示。 图3 ASK和PSK调制框图方案二：由于AS

6、K与PSK在调制上只需要一种载波的相同性，可以将ASK和PSK调制放在一个模块里进行设计。用一个键控制ASK和PSK调制的选择，另设两个基带信号端。具体设计框图如图4所示。图4 ASKPSK调制框图方案一对ASK和PSK调制分别进行设计，较为繁琐。而方案二将两者放在一个模块中设计，只需要简单的VHDL语言描述即可，方便快捷。因此本设计选择方案二。 2.2 FSK方案选择方案一：如图二中FSK波形所示，使用两路载波进行FSK调制。设计框图如图5所示。图5 FSK设计框图1方案二：为了使系统节省资源，只使用一路载波信号进行FSK调制。方法是在正弦信号发生器之前对频率控制字进行处理。具体方框图如图6

7、。图6 FSK设计框图2方案一需要路载波，资源浪费。而方案二只在正弦信号发生器之前对频率控制字进行基带传输，既方便又节省资源。因此，本设计选择方案二。3 系统设计本系统设计包含分频器、正弦信号发生器、ASK/PSK模块、FSK模块、三选一多路选择器、数模转换、滤波器、电平移位及放大电路9个模块。下面将会对各模块作详细的介绍。3.1 分频器设计根据题目中载波频率小于30kHZ的要求，生成载波信号的正弦信号发生器选择16位累加器，则其需要的时钟在30kHZ以上即可。因此，设计中对20MHZ的系统时钟进行512分频（39KHZ）和16384分频（1.22KHZ）。512分频所得时钟作为正弦信号发生器

8、的时钟，16384分频所得时钟则作为整个系统的基带信号。VNDL具体设计见附录一。通过VHDL包装生成的分频器模块及其波形仿真图如下面两图所示。图7 分频器模块图8 分频器模块波形仿真结果3.2 正弦信号发生器设计DDS(Direct Digital Synthesizer)具有较高的频率分辨率，可以实现频率的快速切换，并且在频率切换时能保持相位的连续，很容易实现频率、相位、幅度的数字调制。本系统的正弦信号发生器模块就是基于DDS技术设计的。DDS原理图如下：图9 DDS基本结构上图中M为相位累加器的位数。N为信号数据的位数。F为频率控制字。fclk 为系统的时钟。由DDS原理知其基频为：fS

9、IN = fclk/2M也即是设计的正弦信号发生器的精度为fSIN。由以上知，当输入的频率控制字为F时，输出正弦波的频率为：fout = F* fSIN = F*fclk/2M基于以上DDS原理，系统选择16位的累加器。一个周期正弦波取64个采样点，在Excel表格中可以用下拉单元格的方式迅速生成地址，地址范围为063，即波形表中每种波形每周期取64点。之后输入公式“=sin(A1/64)*2*3.1415926)”，再利用下拉单元格的方式，得到各个地址单元所对应得正弦函数值。以上得到的正弦函数表往往不能被D/A转换器直接利用，需要将其置映射到D/A转换器所能接受的数据空间内。设计中所用D/A

10、转换器为8位，其数据空间是0255，可以利用公式“=127.5*（1+B1）”来映射数据，影射后的数据为小数，还须对其取整，输入公式 “=INT（C1）”。然后复制所得数据，在Quartus II平台中生成hex文件。由以上可得，系统需要使用6位地址线8位数据线的ROM作为数据存储器。时钟为512分频（约为39KHZ）所得信号。具体电路图如图10所示。图10 正弦信号发生器电路图设计时将频率控制字设置为8192。也即输出的正弦波频率为4.88KHZ。仿真结果如图11所示。图11 正弦信号发生器模块波形仿真结果3.3 ASK/PSK模块设计从图二可以看到，ASK和PSK调制只需要一路载波。这样，

11、将ASK和PSK调制放在一个模块里设计，用K、A、P三个键控制不同调制信号的生成。K为ASK、PSK调制选择信号，K=0时进行ASK调制，K=1时进行PSK调制。A为ASK的二进制基带信号，P为PSK的二进制基带信号。具体设计模块图12所示。图12 ASK/PSK模块ASK/PSK模块的功能见表1。表1 ASK/PSK模块功能表输入输出功能KPASOUT0X000000000ASK调制0X1SIN10XSINPSK调制11XNOT SIN从表中ASK调制中可以看到，在K=0的前提下，当A=0输出原信号，当A=1时输出为“00000000”。在实际设计中返回值并不是“00000000”，这是因为

12、输出的信号幅值至少是大于等于零的值，如果返回值是“00000000”，就导致输出的ASK信号在两个波谷间传输基带信号。因此，在实际设计中返回值设置为“01000000”（128）。这样就能保证输出直观的ASK信号。 ASK/PSK模块仿真结果如图13所示。图13 ASK/PSK模块仿真波形3.4 FSK模块设计从图六中可以看到，FSK调制需要两个不同频率的载波来传递基带信息。为了使设计简单方便，系统并没有直接采用两路载波信号。而是在一路正弦信号发生器之前通过基带信号控制不同频率控制字来实现不同载波的产生。具体模块设计如图九所示。图九中，K为FSK二进制基带信号，FOUT 为FSK调制电路的输出

13、，作为相位累加器的输人(即频率的控制字)，FW0是FSK=0时输出频率的控制字， FW1是相对FSK=0时输出频率的控制字的一个增量，即二进制基带信号FSK=0时，FOUT=FW0，二进制基带信号FSK=1时，FOUT=FW0+FW1。具体设计模块如图14所示。图14 FSK模块FSK模块仿真波形如图15所示。图15 FSK模块仿真波形3.5 多路选择器设计通过以上分析知，ASK/PSK调制通过K键的高低电平控制只输出一路信号，FSK调制输出一路信号。另外，正弦信号发生器输出正弦波一路。因此，本设计中多路选择器设计为三选一多路选择器。通过两个按键控制波形输出。具体模块如图16所示。图16 多路

14、选择器模块多路选择器模块波形仿真结果如图17所示。图17 多路选择器模块仿真结果3.6 数模转换本系统数模转换器采用DAC0832，数模转换模块如下图18所示。输出的模拟量与输入的数字量（DN-1*2N-1+D0*20）成正比，这就实现了从数字量到模拟量的转换。输入可有28（=256）个不同的二进制组态，输出为256个电压之一，即输出电压不是整个电压范围内任意值，只能是256个可能值中的一个。本系统要求输出量是电压，而DAC0832输出的是电流量，所以还必须经过一个外接的运算放大器转换成电压，这里选用OP07集成运放，此运放具有极低的输入失调电压、极低的失调电压温漂能长期稳定工作等特点。图18

15、 D/A转换模块3.7 滤波器设计巴特沃思低通滤波电路，在通频带内外都有平稳的幅频特性，滤波输出的信号总会在第一个周期略微有些失真，但往后的幅频特性就非常的好。为了减少运放对滤波电路的负载效益，同时便于调整，我们选择两个二阶巴特沃思低通滤波器串联的方法，构成一个四阶巴特沃思低通滤波器，其原理如图19。电路中各参数可通过差表式软件Filterlab生成，并稍加修改即可。图19 四阶巴特沃思滤波电路3.8 电平移位及放大模块设计正弦信号发生器通过D/A、滤波后的输出波形的幅值全都大于零，因此要设计一波形移位电路将幅值为零的点全部移到X坐标轴上，波形移位原理如下图20。波形移位部分，其核心部分是一电

16、压跟随器，电压跟随器的输出Vo1=（Vin-Vp），所以输出的Vo1就相当于在输入Vin的基础上下移了Vp伏，而Vp又受可变电阻器Rw1的控制，通过划动此变阻器理论上可将Vin的波形向Y轴负方向下移012V。为了让输出的波形可以手动调节幅值，在最后我们又增加了一级电压放大电路，放大模块的核心器件为集成运放OP37，由模拟电路知识知，Vout=-Vin*Rw2/R3，Rw2/R3的范围是010，因此通过调节Rw2可以使输出波形的峰峰值在010Vo1间变化，即输出信号的峰峰值最小可到0V，最大可达33V。图20 波形移位和电压放大原理图3.9 系统总电路将以上各模块整机连接，即可得到图21的系统电

17、路。图21 系统电路图4 系统测试4.1 正弦信号测试结果从前面的分析知，正弦信号发生器时钟为39KHZ，累加器为16为。理论上输出频率范围为039KHZ，但实际上并不是这样。实际测试正弦信号最大频率超过20KHZ时就有一定的失真。这也是DDS本身限制的。其输出频率最大只有时钟频率的百分之六十左右。因此，本次设计的正弦信号发生器是符合理论的。经多次测试得到本系统设计的正弦波输出频率为020KHZ。输出4.88KHZ时的波形如图22所示。图22 正弦波波形4.2 ASK调制测试结果在载波为4.88KHZ，基带信号为1.22 KHZ时输出的ASK调制波形如图23所示。图23 ASK调制波形4.3

18、FSK调制测试结果在输入频率控制字为8192，固定增量也为8192，基带信号为1.22 KHZ时，输出的FSK波形如图24所示。图24 FSK调制波形4.4 PSK调制测试结果在载波为4.88KHZ，基带信号为1.22 KHZ时输出的PSK调制波形如图25所示。图25 PSK调制波形5 结论从测试结果来看，该系统简单了达到了任务要求。整个系统基于DDS技术，巧妙的结合了三种调制信号的特点，对调制模块进行了详细的介绍、设计及仿真。另外，本设计在对外围电路如DA转换、滤波、电平移位及幅值放大电路等也做了相应的介绍，使系统更加完善。本系统在实现要求的同时，还存在以下的不足：1、正弦信号发生器的频率控

19、制字没有使用单片机控制，而是在Quartus设计时固定设计了一个控制字。这样就不能是正弦波（也即是载波）任意设置。2、系统设计时还是采用了两个正弦信号发生器，实际只需要一个是可以满足题目要求的。导致了资源的浪费。3、本系统的基带信号是靠分频得到的，但实际的数字调制中绝大多数是用m序列作基带信号。为了让设计简单，设计时就没有考虑m序列发生器的设计。这也可能是懒惰的表现吧！尽管有以上的不足存在，但这些不足正是在经过这样一个课程设计的过程中发现的。我们每一个人都学到了很多很多。参考文献：【1】 潘松 黄继业 EDA技术实用教程 科学出版社 2006年9月【2】 南利平 王亚飞等 通信原理简明教程 清

20、华大学出版社 2007年8月【3】 黄智伟 FPGA系统设计与实践 电子工业出版社 2005年1月【4】 罗苑棠 CPLD/FPGA常用模块与综合系统设计实例精讲 电子工业出版社 2007年11月【5】 潘松 黄继业 EDA技术与VHDL 清华大学出版社 2007年1月附录1、分频器程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clkdiv IS PORT(clk : IN STD_LOGIC; -clk_div

21、2 : OUT STD_LOGIC; -clk_div4 : OUT STD_LOGIC; -clk_div8 : OUT STD_LOGIC; -clk_div16 : OUT STD_LOGIC;-clk_div32 : OUT STD_LOGIC;-clk_div256 : OUT STD_LOGIC;clk_div512 : OUT STD_LOGIC; -512分频clk_div16384 : OUT STD_LOGIC -16384分频); END clkdiv; ARCHITECTURE rtl OF clkdiv IS SIGNAL count : STD_LOGIC_VECT

22、OR(13 DOWNTO 0); BEGIN PROCESS(clk) BEGIN IF (clkevent AND clk= 1 ) THEN IF(count=11111111111111 ) THEN Count 0 ); ELSE Count = count +1; END IF ; END IF ; END PROCESS; -clk_div2 = count(0); -clk_div4 = count(1); -clk_div8 = count(2); -clk_div16 = count(3); -clk_div32 = count(4);-clk_div256 = count(

23、7);clk_div512 = count(8);clk_div16384 = count(13);END rtl;2、加法器程序library ieee;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER16 IS PORT( A : IN STD_LOGIC_VECTOR(15 DOWNTO 0); B : IN STD_LOGIC_VECTOR(15 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );END ADDER16;ARCHITECTU

24、RE behav OF ADDER16 IS BEGIN S=A+B;END behav;3、寄存器程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(15 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );END REG32B;ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD

25、EVENT AND LOAD = 1 THEN DOUT = DIN; END IF;END PROCESS;END behav;4、ROM程序LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY DATAROM ISPORT(address: IN STD_LOGIC_VECTOR (5 DOWNTO 0);inclock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END DATAROM;ARCHITECTURE SY

26、N OF datarom ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);COMPONENT altsyncramGENERIC (clock_enable_input_a: STRING;clock_enable_output_a: STRING;init_file: STRING;intended_device_family: STRING;lpm_hint: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;

27、outdata_reg_a: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL);PORT (clock0: IN STD_LOGIC ;address_a: IN STD_LOGIC_VECTOR (5 DOWNTO 0);q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END COMPONENT;BEGINq BYPASS,clock_enable_output_a = BYPASS,init_file = data.hex,intended_device_family =

28、Cyclone II,lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=ROM1,lpm_type = altsyncram,numwords_a = 64,operation_mode = ROM,outdata_aclr_a = NONE,outdata_reg_a = UNREGISTERED,widthad_a = 6,width_a = 8,width_byteena_a = 1)PORT MAP (clock0 = inclock,address_a = address,q_a = sub_wire0);END SYN;5、ASK/P

29、SK模块程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY AP_SK IS PORT( SIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); K,A,P : IN STD_LOGIC; SOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END AP_SK;ARCHITECTURE behav OF AP_SK ISBEGINprocess(A,K,P,SIN)BEGIN IF K=0 THEN IF A=0 THEN SOU

30、T=10000000; ELSE SOUT=SIN; -ASK调制 END IF; ELSIF P=0 THEN SOUT = SIN; ELSE SOUT=NOT SIN; -PSK调制 END IF;END PROCESS;END behav;6、FSK模块程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY F_SK IS PORT( FW0,FW1 : IN STD_LOGIC_VECTOR(15 DOWNTO 0); K : IN STD_LOGIC; FOUT : OUT

31、STD_LOGIC_VECTOR(15 DOWNTO 0) );END F_SK;ARCHITECTURE behav OF F_SK ISBEGIN PROCESS(FW0,FW1,K) BEGIN IF K=1 THEN FOUT=FW0 ; ELSE FOUT=FW0 + FW1;END IF;END PROCESS;END behav;7、3：1多路选择器程序LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.lpm_components.all;ENTITY MUX31 ISPORT(data0x: IN STD_

32、LOGIC_VECTOR (7 DOWNTO 0);data1x: IN STD_LOGIC_VECTOR (7 DOWNTO 0);data2x: IN STD_LOGIC_VECTOR (7 DOWNTO 0);sel: IN STD_LOGIC_VECTOR (1 DOWNTO 0);result: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END MUX31;ARCHITECTURE SYN OF mux31 IS-type STD_LOGIC_2D is array (NATURAL RANGE , NATURAL RANGE ) of STD_LOGIC;

33、SIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);SIGNAL sub_wire1: STD_LOGIC_VECTOR (7 DOWNTO 0);SIGNAL sub_wire2: STD_LOGIC_2D (2 DOWNTO 0, 7 DOWNTO 0);SIGNAL sub_wire3: STD_LOGIC_VECTOR (7 DOWNTO 0);SIGNAL sub_wire4: STD_LOGIC_VECTOR (7 DOWNTO 0);BEGINsub_wire4 = data0x(7 DOWNTO 0);sub_wire3 = data

34、1x(7 DOWNTO 0);result = sub_wire0(7 DOWNTO 0);sub_wire1 = data2x(7 DOWNTO 0);sub_wire2(2, 0) = sub_wire1(0);sub_wire2(2, 1) = sub_wire1(1);sub_wire2(2, 2) = sub_wire1(2);sub_wire2(2, 3) = sub_wire1(3);sub_wire2(2, 4) = sub_wire1(4);sub_wire2(2, 5) = sub_wire1(5);sub_wire2(2, 6) = sub_wire1(6);sub_wi

35、re2(2, 7) = sub_wire1(7);sub_wire2(1, 0) = sub_wire3(0);sub_wire2(1, 1) = sub_wire3(1);sub_wire2(1, 2) = sub_wire3(2);sub_wire2(1, 3) = sub_wire3(3);sub_wire2(1, 4) = sub_wire3(4);sub_wire2(1, 5) = sub_wire3(5);sub_wire2(1, 6) = sub_wire3(6);sub_wire2(1, 7) = sub_wire3(7);sub_wire2(0, 0) = sub_wire4

36、(0);sub_wire2(0, 1) = sub_wire4(1);sub_wire2(0, 2) = sub_wire4(2);sub_wire2(0, 3) = sub_wire4(3);sub_wire2(0, 4) = sub_wire4(4);sub_wire2(0, 5) = sub_wire4(5);sub_wire2(0, 6) = sub_wire4(6);sub_wire2(0, 7) 3,lpm_type = LPM_MUX,lpm_width = 8,lpm_widths = 2)PORT MAP (sel = sel,data = sub_wire2,result = sub_wire0);END SYN;