门电路1PPT课件

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1、2021/6/16 12021/6/16 2 门 电 路 的 分 类 ： 按 门 电 路 的 结 构 分 类 : CMOS： CMOS逻 辑 门 电 路 TTL: TTL逻 辑 门 电 路 ECL: 射 极 耦 合 逻 辑 门 电 路 SSI： 小 规 模 集 成 电 路 MSI： 中 规 模 集 成 电 路 LSI： 大 规 模 集 成 电 路 VLSI： 超 大 规 模 集 成 电 路 （ -复 杂 可 编 程 逻 辑 器件 -现 场 可 编 程 逻 辑 器 件 ） ASIC： 专 用 集 成 电 路2021/6/16 32021/6/16 4 1.CMOS逻 辑 电 路 的 逻 辑 电

2、平 2.CMOS 反 向 器2021/6/16 5Logic 1(high)Undefined stateLogic 0(Low)5.0v3.5v1.5v0v2021/6/16 6N-MOS P-MOS+G - S D - G S- D+ +SG D SG D G(U in) SDR2021/6/16 7Vin VoutVDD=+5vN-Channelp-ChannelQ2Q1Vin Q1 Q2 Vout0.0V off on 5.0v5.0v on off 0.00.0v5.0v Vout Vin0 关门开门 v +5v3.5v1.5v3.5V1.5V IpIN2021/6/16 82021

3、/6/16 9当 Vin加 低 电 平 时 ， P沟 道 场 效 应 晶 体 管 导通 ， 有 电 流 流 过 沟 道 ， 沟 道 电 阻 很 小 ， 输出 电 压 Vout约 为 +5v；当 Vin逐 渐 增 大 ， P沟 道 晶 体 管 截 止 ， N沟 道场 效 应 晶 体 管 导 通 ， 在 1.5v-3.5v期 间 为 不稳 定 区 间 ， 变 化 很 快 ， 最 终 N沟 道 导 通 ， P沟 道 截 止 ， 输 出 为 低 电 平 。2021/6/16 10CMOS 与 非 门CMOS 或 非 门CMOS 同 向 缓 冲 逻 辑 门 与 -或 -非 门 异 或 门 三 态 门20

4、21/6/16 112021/6/16 12&A B 工 作 状 态 FL L T1T2通 HT3T4止L H T2T3通 HT1T4止H L T1T4通 HT2T3止H H T3T4通 LT1T2止=1=02021/6/16 131A B 工 作 状 态 FL L T1T2通 HT3T4止L H T1T4通 LT2T3止H L T2T3通 LT1T4止H H T3T4通 LT1T2止=1=02021/6/16 142021/6/16 152021/6/16 16p pNNp pN N2021/6/16 17 1. 异 或 门 及 其 应 用 2. 传 输 门 及 其 应 用 3. 三 态 门

5、 4. 漏 极 开 路 门 5. “线 与 ” 逻 辑2021/6/16 18F=AB+AB=1p A B F C(A) B F0 0 0 0 0 00 1 1 0 1 11 0 1 1 0 11 1 0 1 1 0控制异 或逻 辑 关 系 同向驱动门反向门异 或 门 的 性 质 异 或 门 的 可 编 程 性 2021/6/16 19A B A B C2021/6/16 20 A B C A B F2=A B C 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 1 1 0 1 0 0 1 1 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1当 三 个 变 量 输

6、 入 为 奇 数 个 1时 ， F2输 出 为 1 2021/6/16 21f=A B C=C(A B)+C(A B)当 C=0时 f= A B当 C=1时 f= A B由 逻 辑 函 数 可 以 看 出3输 入 逻 辑 变 量 具 有 可 编 程 性 质2021/6/16 221 0 1 1 1 0 1 奇 数 （ 5） 个 1 11 把 1011101加 到 A0-A6将输出补充到最高位使 01码 串 成偶 数 个（ 6个 ） 12021/6/16 23C=0时 输 出 为 0则 为 偶 校 验 电 路输 出 为 1则 为 奇 校 验 电 路C=1时 输 出 为 0则 为 奇 校 验 电

7、路输 出 为 1则 为 偶 校 验 电 路2021/6/16 242021/6/16 25No. of inputs(A-I) that are high outputs even odd0,2,4,6,8, H L1,3,5,7,9, L H2021/6/16 26B3A3 B2A2 B1A1 B0A0Y1f=0当 Ai=Bi,即 每 对A、 B都 相 等 时 f 1 当 Ai Bi,即 每 对A、 B都 不 相 等 时2021/6/16 27设 计 一 个 电 路 ， 将 4位 格 雷 码 G1G2G3G4 转 换 成二 进 制 码 D1D2D3D4.2021/6/16 28G3 G2 G

8、1 G0 B3 B2 B1 B00 0 0 0 0 0 0 00 0 0 1 0 0 0 10 0 1 1 0 0 1 00 0 1 0 0 0 1 10 1 1 0 0 1 0 00 1 1 1 0 1 0 10 1 0 1 0 1 1 00 1 0 0 0 1 1 11 1 0 0 1 0 0 01 1 0 1 1 0 0 11 1 1 1 1 0 1 01 1 1 0 1 0 1 11 0 1 0 1 1 0 01 0 1 1 1 1 0 11 0 0 1 1 1 1 01 0 0 0 1 1 1 1 B3=G3B2=B3 G2= G3 G2B1=B2 G1= G3 G2 G1B0=B1

9、 G0= G3 G2 G1 G02021/6/16 292021/6/16 30右 图 中 如 果 A和 B输入 信 号 分 别 为 同 向 或反 向 时 ， 问 电 路 的 输出 是 什 么 解 ：ABXY - - - - -2021/6/16 31TGEnA B PS： 由 于 场 效 应 晶 体 管 沟 道 内 阻 很 小 ， 也 常 用 于 传 输 模 拟 信 号使 能 端 En= 1 时 ， 两 个 场效 应 晶 体 管 （ P沟 道 和 N沟 道 ）全 导 通 ， 信 号 从 A-B或 B-A传送 。2021/6/16 32P-MOSN-MOS 用 两 个 CMOS传 输 门 ，

10、加 一 个 反 向 门 。反 向 门 的 输 出 作 为 P沟 道场 效 应 管 的 使 能 控 制 端2021/6/16 33AB Y电 路 图 及 等 效 逻 辑 电 路2021/6/16 34 1En A YB CD En A B C D Out0 0 1 1 0 Hi-z0 1 1 1 0 Hi-z1 0 0 1 1 01 1 0 0 0 1AEN =0时 时 高 阻 （ 两 个 晶 体 管 均 截 止 ） 1时 时 A （ 输 出 与 输 入 相 同 ） 2021/6/16 351A YEN2021/6/16 36 用 “ 或 非 ” 门 控 制 三 态 门 用 “ 与 非 ” 门

11、控 制 三 态 门AEn fEnA F2021/6/16 37用 反 相 门 和 传 输 门 组 成 的 三 态 门2021/6/16 38高 电 平 使 能 ， 低 电 平 使 能 ，输 出 与 输 入 同 相 输 出 与 输 入 同 相低 电 平 使 能 ， 低 电 平 使 能 ，输 出 与 输 入 同 相 输 出 与 出 入 反 相EnA YB EnA Y BEn LAB En YAB2021/6/16 39BUS En1 En2 EniData1 Data2 Data-i 用 三 态 门 构 成 数 据 总 线 的 连 接 方 式2021/6/16 40EnA YA YEn EnA Y

12、A YEn2021/6/16 41 1.逻 辑 电 平 和 噪 声 容 限 . 2.CMOS逻 辑 系 列 的 电 路 特 性 . 3.扇 入 扇 出 . 4.不 使 用 二 输 入 端 的 处 理 方 法 .2021/6/16 42Vin0Vo VIHminVILmaxVOHmin0vVDD 0.7VDD0.3VDD噪 声 容 限噪 声 容 限噪 声 容 限 VOLmax最 小 输 出 电 平 Vdd-0.5V （ 受 负 载 影 响 ）最 小 输 入 高 电 平 最 大 输 入 低 电 平最 大 输 出 低 电 平0.3V(受 落 电 流 影 响 ） 抗 噪 声 能 力低 电 平 抗 干

13、扰 能 力2021/6/16 43BUS以 “ 与 非 ” 门 为 例 ， 说 明 门 电 路 的 负 载特 性 。 VOH一 般 取 扇 入 系 数 =扇 出 系 数 =nCMOS系 列 最 大 负 载 能 力 n=10VOL当 输 出 高 电 平 时 ，V0H向 每 个 门 的 输 入端 提 供 拉 电 流 。IOH=扇 出 系 数 *IIH当 输 出 为 低 电 平 是 ：VOL从 每 个 门 的 输入 端 吸 收 电 流 。IOC=扇 入 系 数 *IIL2021/6/16 44VDDRUPRn RdownVOLmaxVDD Rp RdownRUPSinking Current Sou

14、rce currentVOHminIOHmaxIOLmaxSp Sn输 出 为 低 电 平 时 ， 各 个 门 输入 端 对 电 源 的 等 效 负 载 电 阻 。负 载 电 流 为 灌 负 载 输 出 为 高 电 平 时 ， 各 个 门 输 入 端对 地 的 等 效 负 载 电 阻 。 负 载 电 流 为 拉 负 载2021/6/16 45CMOS Load TTL LoadIOLmax （ mA） 0.02 4.0VOLmax （ V） 0.1 0.33IOHmax （ mA） 0.02 4.0VOHmin （ V ） 4.4 3.84输 出 高 电 平 状 态 ， 输 出 电 流 为 “

15、 -”值 .输 出 低 电 平 状 态 ， 负 载 电 流 流 入 晶 体 管 取“ +”2021/6/16 46 1.驱 动 发 光 二 极 管 电 路 2.实 现 “ 线 与 ” 逻 辑 3.驱 动 （ 信 号 ） 多 信 号 源 总 线 2021/6/16 47两 个 普 通 NAND门 不 能 并 列 使 用12 当 1为 高 2为 低 时会 发 生 什 么 现 象2021/6/16 48ABf VDDRupAB F内 部 电 路 图 电 路 符 号2021/6/16 49RupABAB Open drainT1T2 F 0 1 1 0 0 1 1 1 0 1 0 0 F B A F=

16、AB2021/6/16 50AB YRupCC40107 漏 极 开 路 输 出 的 NAND 门2021/6/16 51V dd fABCD Rup CDABF = AB+CD只 有 OD门 或TTL逻 辑 中 的OC门 允 许 并 联使 用 ， 其 它 门没 有 次 逻 辑 功能2021/6/16 52ILED=10maRupLEDAB VOLmax=0.37 I VVV LED LEDOLccRup 一 般 上 拉 等 效 电 阻 Rup的 计 算 公 式 为2021/6/16 53 2.6.1 二 极 管 和 二 极 管 逻 辑 门 2.6.2 TTL “ 与 非 ” 门 和 “ 或

17、非 ” 门2021/6/16 54NPER PN 结 E Rw R+- UdURw当 URw UD 0.7V时 ， 二 极 管 导通 ， Id从 0逐 渐 加 大 Id半 导 体 二 极 管 PN结 二 极 管 的 正 向 导 通 特 性2021/6/16 552021/6/16 562021/6/16 572021/6/16 58当 开 关 闭 合 时 ， 输 出 为 低 电 平当 开 关 断 开 时 ， 输 出 为 高 电 平2021/6/16 591 二 极 管 与 门2 二 极 管 或 门2021/6/16 60 二 极 管 与 门 电 路 工 作 原 理 ：1.当 A=B=0 ， D

18、1、 D2导 通 ，U0=UD=0.7V， Y=02.当 A=B=1， D1、 D2截 止U0=Vcc， Y=13.当 A=0,B=1， D1导 通 ， D2截 止 ，U0=UD=0.7V,Y=0 (D2承 受 反 偏 压=Vcc-UD)4.当 A=1,B=0, D2导 通 ， D1截 止 ，U0=UD=0.7V,Y=0(D1承 受 反 偏 压=Vcc-UD)2021/6/16 61二 极 管 或 门 电 路 工 作 原 理 ：1.当 A=B=0 ， D1、 D2不 通 ，U0=0V， Y=02.当 A=B=1， D1、 D2导 通U0=+5v， Y=13.当 A=0,B=1， D1反 偏 ，

19、 D2导 通 ， U0=+5v， Y=1 4.当 A=1,B=0, D1导 通 ， D2截 止 ，U0=+5v， Y=1Y=A+B2021/6/16 621. NPN EB C2. C集 电 极b基 极 e发 射 极 NPN型 晶 体 管2021/6/16 63UI0.7VIBVCC UOICRCEBRb Rc EcuoIB ICIB=0时 ， 开 关 断 开 ， 晶 体 管 不 导 通Uo=Vcc（ 开 路 电 压 ） Ic=0IB 0时 ， 开 关闭 合 ， 晶 体 管导 通 ，Uo=0v,Ic 02021/6/16 64IB Ic工 作 条 件 ： IB=(VI-UBE)/R10 (UB

20、E=0.7v) Ic=(Vcc-Uce)/Rc (Uce=0.3v) 注 ： UCE为 晶 体 管 饱 和 导 通 压 降 ， 又 称 饱 和 电 压 降2021/6/16 65 2.7.1.TTL反 相 门 . TTL反 相 门 的 典 型 电 路 . TTL反 相 门 的 电 压 传 输 特 性 .输 入 端 噪 声 容 限 2.7.2 TTL 与 非 门 2.7.3 TTL或 非 门 电 路 2.7.4 TTL与 或 非 门 及 TTL异 或 门2021/6/16 66IILIc4IB4当 VI=0V时 , IIL=(Vcc-VBE1)/R1，VB1=0.7V， 不 能 满 足 T2、T

21、5、 及 T1集 电 结 导 通 条 件 ，要 使 其 导 通 ， 则 UB1 UBE2+UBE5+UBC1=2.1V T4导 通 ， IB4产 生Ic4,Y=1输 出 高 电 平Vo=Vcc-VD=5-0.3-0.7=4V当 VI 1.5V时 ，UB1=2.1V， 使 T2、 T5及T1的 集 电 结 导 通 ， UB1嵌位 在 2.1V， T2导 通 ， UE2=Ic2*R3=0.7V T5导 通 ， Uc2=IC2*R3=1V， T4不 通 ， 所 以 Vo=0， Y=0， Y=A，输 出 与 输 入 相 反2021/6/16 67截 止 向 饱 和 过 渡3.5当 VI从 0V增 大

22、至 5V时 ， 输 出 从 高 电 平 减 至 0V2021/6/16 68与 CMOS逻 辑一 样 ， 有 4个重 要 参 数VOHmin VIHmin VILmax VOLmax VNH高 电 平 噪 声 容 限 VNL低 电 平 噪 声 容 限2021/6/16 692021/6/16 702021/6/16 71（ a） vO VOL 的 情 况输 入 高 电 平 ， VIH=3.4v情 况 下UB1=UIH+UBE1=4.1v,可 使T1的 集 电 结 、 T2、 T5的 发 射 结导 通 ， 故 UB1嵌 位 在 2.1v上 ；（ b） vO VOH的 情 况Uc2=UB4=UB3

23、+UCE2=UBE5+UCE =0.7+0.1=0.8v,T5导 通 ， Vo=0v 输 入 低 电 平 ， UIL=0.2v情 况 下IB1=(Vcc-UBE1-VIL)/R1UB1=UIL+UBE1=0.2+0.7=0.9vT2、 T5不 导 通 、 只 有 T4导 通 （ 忽 略R4上 的 压 降 ） Vo=Vcc-VD-UCE4=5v-0.7v-0.1v=4.2v2021/6/16 727400芯 片 有 4个 同 样 的 “ 与 非 ” 门 ， 称 为 4输 入 与 非 门2021/6/16 732021/6/16 74T1、 T2并 联 使 用 ， 与后 面 的 反 相 门 共 同

24、 组成 “ 或 非 ” 门 。 Y=A+B2021/6/16 75由 两 组 二 输 入 “ 与 门 ” 并 联加 一 级 反 相 驱 动 门 组 成 Y=AB+CD2021/6/16 76 Y=A B2021/6/16 772.8.1 VHDL导 论2.8.2 VHDL的 程 序 结 构2.8.3 VHDL 的 分 层 概 念2021/6/16 78 概 述 1.VHDL语 言 的 研 制 背 景 2.VHDL语 言 的 特 点2021/6/16 79 用 户 与 开 发 商 之 间 的 沟 通 困 难 数 字 系 统 设 计 研 制 周 期 长 （ 从 底 层 的 硬 件 实 验 到 研

25、制 整 个 系 统 完 成 周 期 长 ） 集 成 电 路 开 发 的 速 度 快 速 增 长 与 实 际应 用 开 发 之 间 的 矛 盾 经 济 纠 纷 造 成 的 损 失 可 观2021/6/16 80 1.在 硬 件 设 计 时 ， 可 以 分 层 进 行 。 2.每 个 需 要 设 计 的 元 件 都 有 完 善 的 定 义 接 口 （ 连 接 到 其 它 元 件 ） ， 并 且 有 精 确 的 性 能 指 标 （ 仿 真 ） 3. 性 能 指 标 既 可 以 用 算 法 也 可 以 用 硬 件 结 构 定 义 元 件 的 操 作 。 例 如 ， 某 个 元 件 开 始 可 以 用

26、算 法 定 义 ， 后 面 用 高 层 元 件 设 计 进 行 检 验 ， 算 法 定 义 可 以 用 硬 件 结 构 来 代 替 。 4.VHDL语 言 具 有 并 发 性 ， 定 时 和 时 钟 方 式 都 可 以 建 模 。 它 可 以 像 处 理 同 步 时 序 逻 辑 电 路 那 样 处 理 异 步 时 序 逻 辑 电 路 。 5.所 设 计 的 逻 辑 电 路 和 定 时 特 性 都 可 以 仿 真 。2021/6/16 81VHDL是 用 结 构 化 程 序 设 计 原 理 构 成 的 一种 语 言 ， 借 用 了 Pascal软 件 设 计 语 言 的 思想 。 其 中 一 个

27、 关 键 思 想 就 是 定 义 硬 件 模 块接 口 ， 而 隐 藏 模 块 内 部 的 详 细 信 息 。这 样 ， VHDL实 体 就 简 化 成 模 块 输 入 和 输出 的 说 明 ， 其 结 构 体 是 模 块 内 部 结 构 和 行为 的 详 细 说 明 。2021/6/16 82 (a).“包 裹 皮 ” 的 概 念 实 体 结 构 体2021/6/16 83高 层 结 构 体 可 以 使 用低 层 实 体 多 次多 个 顶 层 结 构 体 可 以使 用 同 一 底 层 的 实 体图 中 的 、 、 实体 是 独 立 的 ， 因 为 没有 其 它 的 实 体 使 用 它们 。结

28、 构 体 结 构 体 结 构 体 结 构 体 结 构 体 结 构 体 实 体 实 体 实 体 实 体 实 体 图 2.8.32021/6/16 842021/6/16 85 ENTITY example 1 IS PORT (a,b,c ： IN BIT; f ： OUT BIT)； END example 1; 1 1 fabc 图 2.8.42021/6/16 86 ARCHITECYURE LogicFunc OF example 1 IS BEGIN f （ a AND b） OR（ NOT b AND c） END LogicFunc；2021/6/16 87 ENTITY example 1 IS PORT (a,b,c ： IN BIT; f ： OUT BIT)； END example 1; ARCHITECYURE LogicFunc OF example 1 IS BEGIN f （ a AND b） OR（ NOT b AND c） ; END LogicFunc； 若 有 不 当 之 处 ， 请 指 正 ， 谢 谢 ！