数字电子技术实验指导书(答案)

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1、2021/6/16 数字电子技术实验 实验一 基本逻辑门电路实验 2021/6/16 一、基本逻辑门电路性能（参数）测试 （一）实验目的 .掌握 TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 .熟悉 TTL中、小规模集成电路的外型、管脚和使用方法。 （ 二）实验所用器件 .二输入四与非门 74LS00 1片 .二输入四或非门 74LS02 1片 .二输入四异或门 74LS86 1片 （三）实验内容 测试二输入四与非门 74LS00一个与非门的输入和输出之间的逻辑关系。 测试二输入四或非门 74LS02一个或非门的输入和输出之间的逻辑关系。 测试二输入四异或门 74LS86一个异或门

2、的输入和输出之间的逻辑关系。 1.将器件的引脚与实验台的 “ 地（ GND） ” 连接 ， （四）实验提示 1.将器件的引脚与实验台的 “ 地（ GND） ” 连接，将器件的引脚与实验台的十 5 连接。 2.用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3.将被测器件的输出引脚与实验台上的电平指示灯 (LED)连接。指示灯亮表示输出低电 平（逻辑为），指示灯灭表示输出高电平（逻辑为 1）。 2021/6/16 （五）实验接线图及实验结果 74LS00中包含个二输入与非门， 7402中包含 个二输入或非门， 7486中包含个二输入异或 门，它们的引脚分配图见附录。下

3、面各画出测试 7400第一个逻辑门逻辑关系的接线图及测试结果。 测试其它逻辑门时的接线图与之类似。测试时各 器件的引脚接地，引脚接十。图中的 1、 2接电平开关输出端， LED0是电平指示灯。 2021/6/16 1、测试 74LS00逻辑关系接线图及测 试结果 输 入 输 出 引 脚 1 引 脚 3引 脚 2 K 1 K 2 1 2 3 L E D 0 L HL L L L H H H H H H 图 1 . 1 测 试 7 4 L S 0 0 逻 辑 关 系 接 线 图 表 1 . 1 7 4 L S 0 0 真 值 表 2021/6/16 2、测试 74LS02逻辑关系接线图及测 试结果

4、 输 入 输 出 引 脚 2 引 脚 1引 脚 3 K 1 K 2 12 3 L E D 0 L HL L L L H H H H 图 1 . 2 测 试 7 4 L S 2 8 逻 辑 关 系 接 线 图 表 1 . 2 7 4 L S 2 8 真 值 表 L L 2021/6/16 3、测试 74LS86逻辑关系接线图及 测试结果 输 入 输 出 引 脚 1 引 脚 3引 脚 2 K 1 K 2 1 2 3 L E D 0 L L L L L H H H H 图 1 . 3 测 试 7 4 L S 8 6 逻 辑 关 系 接 线 图 表 1 . 3 7 4 L S 8 6 真 值 表 L

5、H H 2021/6/16 二 、 TTL、 HC和 HCT器件的电压传输特性 (一 )、实验目的 .掌握 TTL、 HCT和 HC器件的传输特性。 .掌握万用表的使用方法。 (二 )、实验所用器件 .六反相器片 .六反相器片 .六反相器片 （三）、实验内容 .测试 TTL器件一个非门的传输特性。 .测试 HC器件一个非门的传输特性。 .测试 HCT器件一个非门的传输特性。 （四）、实验提示 .注意被测器件的引脚和引脚分别接地和十 5。 .将实验台上 . 电位器 RTL的电压输出端连接到被测非门的输入端， RTL的输出端电压作为被测非门的输入电压。旋转电位器改变非门的输入电压 值。 .按步长

6、0.2调整非门输入电压。首先用万用表监视非门输入电压，调好 输入电压后，用万用表测量非门的输出电压，并记录下来。 2021/6/16 二 、 TTL、 HC和 HCT器件的电压传输特性 （五）、实验接线图及实验 结果 .实验接线图 由于 74LS04、 74HC04和 74HCT04的逻辑功能相同，因 此三个实验的接线图是一样的。 下面以第一个逻辑门为例，画 出实验接线图（电压表表示电 压测试点）如右图 v v 4 . 7 K 1 2 + 5 V 图 2 . 1 实 验 二 接 图 2021/6/16 二 、 TTL、 HC和 HCT器件的电压传输特性 输入 Vi(V) 输出 Vo 74LS0

7、4 74HC04 74HCT04 0.0 0.2 1.2 1.4 4.8 5.0 .输出无负载时 74LS04、 74HC04、 74HCT04电压传输特性测 试数据 2021/6/16 二 、 TTL、 HC和 HCT器件的电压传输特性 图 2 . 2 7 4 L S 0 4 电 压 传 输 特 性 曲 线 0 1 2 3 4 5 1 2 3 4 5 V o ( V ) V I ( V ) 0 1 2 3 4 5 1 2 3 4 5 V o ( V ) V I ( V ) 图 2 . 3 7 4 H C 0 4 电 压 传 输 特 性 曲 线 图 2 . 4 7 4 H C T 0 4 电

8、压 传 输 特 性 曲 线 0 1 2 3 4 5 1 2 3 4 5 V o ( V ) V I ( V ) .输出无负载时 74LS04、 74HC04和 74HCT04电压传 输特性曲线。 2021/6/16 .比较三条电压传输特性曲线的特点。 尽管只对三个芯片在输出无负载情况下进行了电压传输特性测 试，但是从图 .、图 .和图 .4所示的三条电压传输特性曲 线仍可以得出下列观点 : （ 1） 74LS芯片的最大输入低电平 V低于 74HC芯片的最大输入 低电平 V， 74LS芯片的最小输入高电平低于 74HC芯片 的最小输出高电平。 （） 74LS芯片的最大输入低电平、最小输入高电平

9、与 74HCT芯片的最大输入低电平 、 最小输出高电平 相同。 （） 74LS芯片的最大输出低电平高于 74HC芯片和 74HCT 芯片的最大输出低电平。 74LS芯片的最小输出高电平 低于 74HC芯片和 74HCT芯片的最小输出高电平。 （） 74HC芯片的最大输出低电平 、最小输出高电平 与 74HCT芯片的最大输出低电平、最小输出高电平 相同。 二 、 TTL、 HC和 HCT器件的电压传输特性 2021/6/16 5在不考虑输出负载能力的情况下，从上述观点可以得 出下面的推论 （） 74H CT芯片和 74HC芯片的输出能够作为 74LS芯片的输入使 用。 （） 74LS芯片的输出能

10、够作为 74HCT芯片的输入使用。 实际上，在考虑输出负载能力的情况下，上述的推论也是正确 的。应当指出，虽然在教科书中和各种器件资料中， 74LS芯片的 输出作为 74HC芯片的输入使用时，推荐的方法是在 74LS 芯片的 输出和十 5电源之间接一个几千欧的上拉电阻，但是由于对 74LS芯片而言，一个 74HC输入只是一个很小的负载， 74LS芯片 的输出高电平一般在 .5V 4.5V之间，因此在大多数的应用中， 74LS芯片的输出也可以直接作为 74HC芯片的输入。 二 、 TTL、 HC和 HCT器件的电压传输特性 2021/6/16 三、逻辑门控制电路 1.用与非门和异或门安装如图所示

11、的电路。 检验它的真值表，说明其功能。 A B C Y 控 制 输 入 端 （ a ) （ b ） 图 1 . 3 （ a ） 多 重 控 制 门 ， （ b ） 真 值 表 输 入 控 制 端 B C 输 出 Y 0 0 0 1 1 0 1 1 A A 1 0 2021/6/16 三、逻辑门控制电路 2、用个三输入端与非门 IC芯片 74LS10安装如图所 示的电路 从实验台上的时钟脉冲输出端口选择两个 不同频率（约 7khz和 14khz）的脉冲信号分别加 到 0和 1端。对应 和 端数字信号的所有 可能组合，观察并画出输出端的波形，并由此得出 和（及 /）的功能。 图1 . 9 实验逻辑

12、电路 数据输出 BBS 选通 选择线 X 0 X 1 数据输入 2021/6/16 实验二 组合逻辑电路部件实验 实验目的： 掌握逻辑电路设计的基本方法 掌握 EDA工具 MAX-PlusII的原理图输 入方法 掌握 MAX-PlusII的逻辑电路编译、 波形仿真的方法 2021/6/16 组合逻辑电路部件实验 实验内容 利用 EDA工具 MAX-PlusII的原理图输入法，分别输入 74138、 7483 图元符号；建立 74138、 7483的仿真波形文件，并进行波形仿真，记 录波形；分析 74138、 7483逻辑关系。 1) 3-8译码器 74138的波形仿真 2) 4位二进制加法器

13、7483的波形仿真 位二进制加法器集成电路 74LS83中，和 是两个位二进 制数的输入端， Cout， S3,S2,S1,S0是位输出端。 Cin是进位输入端， 而 Cout是进位输出端。 （一）逻辑单元电路的波形仿真 2021/6/16 （二）简单逻辑电路设计 根据题目要求，利用 EDA工具 MAX- PlusII的原理图输入法，输入设计的电 路图；建立相应仿真波形文件，并进行 波形仿真，记录波形和输入与输出的时 延差；分析设计电路的正确性 。 组合逻辑电路部件实验 实验内容 2021/6/16 1. 设计一个 2-4译码器 E为允许使能输入线， A1、 A2为译码器输入， Q0、 Q1、

14、 Q2、 Q3分别为输出， 为任意状态 。 输入 输出 E A1 A2 Q0 Q1 Q2 Q3 1 1 1 1 1 0 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 2-4译码器功能表如下 2021/6/16 2.设计并实现一个 4位二进制全加器 （ 1） 二进制全加器 原理 一个位二进制 加法运算数字电路是 由一个半加器和（ 1）个全加器组成。 它把两个位二进制 数作为输入信号。产 生一个（ 1）位 二进制数作它的和。 如图所示。 2021/6/16 用全加器构成的位二进制加法器 图中和是用来相加的两 n位输入信号， n-1， n-1， n-

15、2， 2, 1, 0是它们的和。在该电路中 对 0和 0相加是用一个半加器，对其它位都用全加 器。如果需要串接这些电路以增加相加的位数，那么 它的第一级也必须是一个全加器。 2021/6/16 （ 2）设计步骤 设计 1位二进制全加器，逻辑表达式如下： Sn=An Bn Cn-1 Cn= AnBn Cn-1(An Bn) An是被加数， Bn是加数， Sn是和数， Cn是 向高位的进位， Cn-1是低位的进位。 利用 1位二进制全加器构成一个 4位二进制 全加器 2021/6/16 3.交叉口通行灯逻辑问题的实现 图表示一条主干公路 （东一面）与一条二级道路 的交叉点。车辆探测器沿着 A、 B

16、、 C和 D线放置。当没有 发现车辆时，这些敏感组件 的输出为低电平 0”。当发 现有车辆时，输出为高电平 “ 1”。交叉口通行灯根据下 列逻辑关系控制 : 2021/6/16 交叉口通行灯逻辑问题的实现 （ a）东一西灯任何时候都是绿的条件 （ 1） C和 D线均被占用； （ 2）没有发现车辆； （ 3）当 A、 B线没同的占用时， C或 D任一条线被占用； （ b）南一北灯任问时候都是绿的条件 （ 1） A和 B线均被占用，而 C和 D线均未占用或只占用 一条 线； （ 2）当 C和 D均未被占用时， A或 B任一条线被占用。 2021/6/16 交叉口通行灯逻辑问题的实现 电路应有两个输

17、出端，南北（ SN）和东西（ EW）， 输出高电平对应绿灯亮，输出低电平对应红灯亮。 用敏感组件的输出作为逻辑电路输入信号，对所 给的逻辑状态建立一个真值表，化简后得最简逻辑表 达式，用与非门实现该电路、并用波形仿真设计电路 的功能，分析其正确性之。 2021/6/16 4.设计一个 7位奇 /偶校验器 奇 /偶校验代码是在计算机中常用的一种 可靠性代码。它由信息码和一位附加位 奇 /偶校验位组成。这位校验位的取值 (0 或 1)将使整个代码串中的 1的个数为奇数 （奇校验代码）或为偶数（偶校验代码）。 2021/6/16 (1) 奇 /偶校验位发生器 (A) 奇 /偶校验位发生器就是根据输入

18、信息码产 生相应的校验位。如图是 4位信息码的奇校验位 发生器电路。可推知 :当 B3B4B2B1中的 1的个数 为偶数时此奇校验位发生器输出的校验位 P为 1， 反之为 0。 PX3 X1 X2 B3 B4 B2 B1 1 代码分别为 a0、 a1、 a2、 a3、 a4、 a5、 a6; 奇校验位为 P，偶校验位为 E。逻辑表达式如下： /P=a0 a1 a2 a3 a4 a5 a6 E= P。 (B) 设计一个 7位二进 制奇 /偶校验位发生器 2021/6/16 （ 2） 奇 /偶校验代码校验器 (A) 奇 /偶校验器用于检验奇 (偶 )校验代码在传 送和存储中有否出现差错，它具有发现

19、所有奇 数个位数错的能力。 (B)设计一个 8位二进制奇校验器 代码分别为 a0、 a1、 a2、 a3、 a4、 a5、 a6、 /p的奇校验器。逻辑表达式如下： S= a0 a1 a2 a3 a4 a5 a6 P 显然，当校验器的输入代码 a0a1a2a3a4a5a6 /p中 1的个数为奇数时，校 验器的输出 S为 1、反之 S为 0。 2021/6/16 5.设计一个四选一的（数据选择器）电 路 数据选择器又称输 入多路选择器、多路 开关。它的功能是在 选择信号的控制下， 从若干路输入数据中 选择某一路输入数据 作为输出。 数 据 选 择 器 E . . . . . . Y D 1 D

20、n D 2 C 1 C m 数 据 选 择 端 使 能 端 数 据 输 入 端 输 出 端 2021/6/16 E是选通使能端， A1、 A0分别是选择信号端， D0、 D1、 D2、 D3分别是四路数据， F是输出端 。 选通 选择信 号 四路数 据 输出 E A1 A0 D F 1 0 0 0 0 D0 D3 D0 0 0 1 D0 D3 D1 0 1 0 D0 D3 D2 0 1 1 D0 D3 D3 一个四选一数据选择器功能表 2021/6/16 6.设计一个 1:4数据分配器 数据分配器的功能是在选通 （ G） 和选择信号 (Cn)线的控制下将一路输入数据 （ D） 分别分配给 相应

21、的输出端 （ Yn） 。 2021/6/16 G 是选通使能端， S1、 S0分别是选择端， D是一路输 入数据， Y0、 Y1、 Y2、 Y3分别是选择的输出。 输入 输出 G S1 S0 D Y0 Y1 Y2 Y3 1 1 1 1 1 0 0 0 D D 1 1 1 0 0 1 D 1 D 1 1 0 1 0 D 1 1 D 1 0 1 1 D 1 1 1 D 1:4数据分配器功能表 2021/6/16 7.设计并实现 2位二进制数字比较器 功能描述： 比较 A1A0和 B1B0两个 2位二进制数： En使能端， En=1有效。 当 A1A0 B1B0时，电路输出端 E=1，其它情况时 E

22、=0； 当 A1A0 B1B0时，电路输出端 L=1, 其它情况时 L=0； 当 A1A0 B1B0时，电路输出端 S=1, 其它情况时 S=0； 对设计的电路进行波形仿真 ,记录结果。 2021/6/16 实验三 时序电路设计 2021/6/16 （一）触发器实验 实验目的 1掌握 RS触发器、 D触发器、 JK触发器的 工作原理。 2学会正确使用 RS触发器、 D触发器、 JK 触发器。 2021/6/16 实验内容 1. 用 74LS00构成一个 RS 触发器。给出 R、 S波形序 列，进行波形仿真，说明 RS触发器的功能。 2. D触发器 DFF （或双 D触发器 74LS74中一个

23、D触发器） 功能测试。 D触发器的输入端口 CLR是复位或清零， PRN是（置 位）；给定 D（数据）、 CLK（时钟）波形序列，进行波 形仿真，记录输入与输出 Q波形。说明 D触发器是电平触 发还是上升沿触发，分析原因。 3. JK触发器 JKFF（或双 JK触发器 74LS73、 74LS76中 一个 JK触发器）功能测试与分析。 JK触发器输入端口 CLR是复位端， PRN是置位端， CLKS是时钟。给出 CK， J， K的波形，仿真 JK触发器的功 能，说明 JK触发器的 CLK何时有效。 D触发器 74LS74是上升沿触发， JK触发器 74LS73是下降沿触发 2021/6/16

24、（二）简单时序电路设计实验 实验目的 学习利用 EDA工具设计简单时序电路。 掌握简单时序电路的分析、设计、波形 仿真、器件编程及测试方法 2021/6/16 实验内容 1.用 D触发器 DFF（或 74LS74）构成的 4位二进制计数器 （分频器） (1) 输入所设计的 4位二进制计数器电路并编译。 (2) 建立波形文件，对所设计电路进行波形仿真。并 记录 Q0、 Q1、 Q2、 Q3的状态。 (3) 对所设计电路进行器件编程。将 CLK引脚连接到 实验系统的单脉冲输出插孔， 4位二进制计数器输出端 Q0、 Q1、 Q2、 Q3连接到 LED显示灯， CLR、 PRN端分别连 接到实验系统两

25、个开关的输出插孔。 (4)由时钟 CLK输入单脉冲，记录输入的脉冲数，同时 观测 Q0、 Q1、 Q2、 Q3对应 LED显示灯的变化情况。 2021/6/16 2异步计数器 异步计数器是指输入时钟信号只作用 于计数单元中的最低位触发器，各触发 器之间相互串行，由低一位触发器的输 出逐个向高一位触发器传递，进位信号 而使得触发器逐级翻转，所以前级状态 的变化是下级变化的条件，只有低位触 发器翻转后才能产生进位信号使高位触 发器翻转。 2021/6/16 1）计数器单元电路仿真 a)用 74LS93构成一个 2位十六进制计数器，并进行波形 仿真， 74LS93图示如下。 2021/6/16 b)

26、用 74LS90构成一个 2位 BCD码计数器，并进行波 形仿真。 74LS90图示如下 2021/6/16 2）设计异步十进制计数器 a) 用 JK触发器 JKFF （或双 JK触发器 74LS73、 7476） 构成 1位十进制计 数器（或 BCD计数 器） 2021/6/16 JK触发器 b) 对所设计的计数器，建立相应波形文件， 进行波形仿真。并记录计数值 Q0、 Q1、 Q2、 Q3的状态。 c)对设计的计数器进行器件编程、连线， 由时钟端 CLK输入单脉冲，测试并记录 Q0、 Q1、 Q2、 Q3的状态变化，验证设计电 路的正确性。 2021/6/16 3.移位寄存器 移位寄存器一

27、种能寄存二进制代码，并 能在时钟控制下对代码进行右移或左移 的同步时序电路。计算机执行四则运算 和逻辑移位等指令少不了移位寄存器， 此外，移位寄存器还可用于计算机的串 行传输口的串并行信息转换电路。 2021/6/16 1)集成移位寄存器波形仿真 74LS95是 4位 并 /串输入，并 行输出，双向移 位的移位寄存器。 2021/6/16 移位寄存器 2) 用 JK触发器设计一个 4位串行输入，并 行输出右移寄存器。 针对所设计电路建立相应的波形 仿真文件，进行波形仿真，器件编程， 验证所设计电路的正确性。 3) 用 JK触发器设计 4位并行输入，串行输 出右移寄存器。 对所设计的 4位右移寄

28、存器建立相 应波形仿真文件，进行波形仿真。 2021/6/16 4.自循环寄存器 （ 1）用 D触发器 DFF （或 74LS74）构成一个四位自循环寄存器。 方法是第一级的 Q端接第二级的 D端， 依次类推，最 后第四级的 Q端接第一级的 D端。四个 D触发器的 CLK端连接在 一起，然后接单脉冲时钟。 （ 2）对设计的电路建立相应的波形仿真文件，进行波形仿真。 将触发器 Q0置 1（即 PRN0输入一个负脉冲）， Q1、 Q2、 Q3清 0（即 CLR1、 CLR2、 CLR3输入一个负脉冲）。 （ 3）进行器件编程（定义自循环寄存器的输入 /输出引脚号）。 （ 4）连线验证所设计电路的正

29、确性 预置初始状态（与波形仿真相同），自循环寄存器的 PRNi和 CLRi端连接到开关的电平输出插空，输入端 CLK引脚连 接到实验系统的单脉冲输出插孔，输出端 Q0、 Q1、 Q2、 Q3连 接到 LED显示灯。由时钟 CLK输入端输入单脉冲，观察并记录 Q0、 Q1、 Q2、 Q3的状态变化。 2021/6/16 5同步计数器 所谓同步计数器是指计数器 中各触发器统一使用同一输入 输入时钟脉冲（计数脉冲）信 号，在同一时刻所有触发器同 时翻转并产生进位信号。 2021/6/16 (1)用 74LS191构成一个 2位十六进制计数器， 并进行波形仿真。 2021/6/16 (2)用 74LS

30、160构成一个 2位 BCD码计数器， 并进行波形仿真。 2021/6/16 实验四 基于 VHDL的基本逻辑电路 设计 实验目的： 学会使用 VHDL语言设计数字单元电路 的方法 。 掌握用 VHDL语言设计的数字单元电路的 调试 ， 波形仿真的方法 。 2021/6/16 （一）基于 VHDL的组合逻辑电路设计 用 VHDL语言编写实现下列器件功能的程序并进行编译、波形仿 真。 1.二输入与非门 2.三态门电路与总线缓冲器 3.BCD-7段 LED译码器 4.设计一个 1:4数据分配器 （功能说明见实验二 .(二 ).6） 5.设计一个四位的全加器（功能说明见实验二 .(二 ).2） 6.

31、设计一个 7位奇偶校验电路（功能说明见实验二 .(二 ).4） 7.数字比较器，设计 4位二进制数字比较器 2021/6/16 （二）基于 VHDL的时序电路设计 用 VHDL语言编写实现下列器件功能的程 序并进行编译 、 波形仿真与器件编程 ， 并测试其功能 。 （ 1）触发器和锁存器：设 计一个 D触发器 （ 2）计数器，设计一位十 进制计数器（ BCD码计数器 ） 注： VHDL程序范例见附 件 1“ 六进制计数器 ” 2021/6/16 （二）时序电路设计 （ 3） 4位移位寄存器设计 a. 4位右移寄存器功能要求 ， 四位 数据并行一次输入 ， 串行右移依次输 出 ， 高位填充 “

32、0” 。 b. 4位左移寄存器 2功能要求 ， 四位 数据串行左移依次输入 ， 并行一次输 出 。 2021/6/16 VHDL语言设计范例 2021/6/16 实验五数字系统设计综合实 验 （ 一 ） 设计一个十进制脉冲计数装置 1 电路元器件： 2021/6/16 (一 )设计一个十进制脉冲计数装置 2 实验步骤 （ 1） 自行设计 BCD-7段 LED译码器 、 十进制计 数器； （ 2） 对所设计电路进行仿真 、 综合 、 编程下 载； （ 3） 将所设计的元器件进行连接 ， 构成十进 制计数器显示装置 。 2021/6/16 3 实验说明 实验系统数码管显示模块：设计了 6个共阴七段

33、数码管如 下图 ， 数码管段选线 LED_PORT（ A、 B、 C、 D、 E、 F、 G、 DP） 高电平有效 ， 数码管位选线 LED_CS（ LED1、 LED2、 LED3、 LED4、 LED5、 LED6） 高电平有效 。 2021/6/16 （二）设计一个 1位 BCD加法器并显示 计算结果的装置 1 元器件： BCD-7段 LED译码器 ， 7段共阴数码显 示器 ， 进位指示灯 （ 亮表示有进位 ， 灭表示无 进位 ） ， BCD码加法器 ， 电平开关 （ 4bit 2） 。 2 实验要求 该装置输入两路 BCD数据 （ 被加数与加数 ） 后 ， 再输入一个启动运算脉冲 ，

34、加法器完成加法运 算并将运算结果显示出来 （ 7段 LED显示和数 ， LED指示灯显示进位 ,若输入数据不是 BCD数 ， 应显示错误符 E） 。 2021/6/16 （ 三）设计一个检测 10bits代码中 “ 1” 的个数并显示检测结果的装置 要求： 设计检测 10位二进制代码中 “ 1” 的个数的检测器，检测结果经 BCD- 7段译码器，在数码管显示检测结果。 利用实验系统的资源，对设计的电 路进行组装和功能检测。 2021/6/16 （ 四）设计一个 10秒定时器并显 示及时数的装置 任务与要求： 设计一个四兆分频器 ， 十进制计数器 ， BCD-7段译码器 ， 利用实验系统的资源

35、， 对设计的电路进行组装和功能检测 。 定时器要求有启动定时器工作的按钮 。 2021/6/16 （五）设计 1秒移动一位的 10bit循 环跑马灯装置 任务与要求：设计一个 1秒移动一位的 10 位循环移位寄存器 ， 并用 LED指示灯观察 移动效果 。 利用实验系统的资源 ， 对设 计的电路进行组装和功能检测 。 2021/6/16 （六）数字钟设计 任务与要求： 充分利用 CPLD实验系统提 供的硬件资源，用 VHDL语言（或 VHDL 语言与组合逻辑图像结合）设计一个分 （两位）、秒（两位）计时器。 2021/6/16 Maxplus2使用整体流程 原理图设计（或 VHDL） 编译 波形仿真 器件选择 编译 管脚分配 编译 下载 2021/6/16 结束语 若有不当之处，请指正，谢谢！