[工学]电子技术基础数字部分第五版康华光6时序逻辑电路的分析与设计

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1、单击此处编辑母版标题样式,,单击此处编辑母版文本样式,,第二级,,第三级,,第四级,,第五级,,*,*,*,6 .,,时序逻辑电路的分析与设计,6.1,时序逻辑电路的基本概念,6.2,同步 时序逻辑电路的分析,6.3,同步 时序逻辑电路的设计,6.4,异步 时序逻辑电路的分析,6.5,若干典型的时序逻辑集成电路,,6.6,时序逻辑可编程逻辑器件,1,,教学基本要求,2,、熟练掌握时序逻辑电路的分析方法,1,、熟练掌握时序逻辑电路的描述方式及其相互转换。,3,、熟练掌握时序逻辑电路的设计方法,4,、熟练掌握典型时序逻辑电路,计数器、寄存器、移位寄存器的逻辑功能及其应用,。,5,、正确理解时序可编

2、程器件的原理及其应用。,2,,6.1,时序逻辑电路的基本概念,6.1.1,时序逻辑电路的模型与分类,6.1.2,时序电路逻辑功能的表达,3,,,6.1.1,时序逻辑电路的模型与分类,,,,时序电路由,组合电路,和,存储电路,两部分组成，并形成反馈回路。它是一种在任何时刻输出不仅取决于该电路的输入，而且还与电路过去输入有关的逻辑电路。,,时序电路具有以下两个,特点：,,,1.,时序电路中的,存储电路,（通常由触发器组,,成），具有,记忆过去输入信号,的能力。,,,2.,存储电路的输出反馈到,时序电路的,输入端，同输入信号共同决定,组合,电路的输出。,,,,,,4,,时序逻辑电路的模型,,*,电路

3、由组合电路和存储电路组成。,*,电路存在反馈。,结构特征,:,,外部输出（输出）,内部输出（激励）,内部输入（状态）,外部输入（输入）,5,,,组合逻辑部分用来产生电路的,输出,和,“激励”,；存储元件则用来记忆电路以前时刻的输入情况，并用,“状态”,表征。,时钟信号,起同步作用。,,,“状态”,是同步时序电路的一个重要概念，它表示时序电路的过去属性。并且，常称电路当前状态为,现态,，用 或,,表示（右上标可省），将改变后的状态称为,次态,，用,,或 表示。,,由此可见，,同步时序电路的输出不仅与当时的输入有关，而且与过去的输入情况（即现态）有关。,,组合电路和时序电路的主要区别

4、,,,,,,区别项,组合电路,时序电路,电路特性,输出仅与当前输入有关,输出与当前输入和现态有关,电路结构,不含存储元件,含存储元件,函数描述,用输出函数描述,用输出函数和激励函数描述,6,,输出方程,:,,O,＝,f,1,(,I,，,S,),激励方程,:,,E,＝,f,2,(,I,，,S,),状态方程,:,,S,n+1,＝,f,3,(,E,，,S,n,),表达输出信号与输入信号、状态变量的关系式,表达激励信号与输入信号、状态变量的关系式,表达存储电路从现态到次态的转换关系式,激励,输出,状态,输入,7,,,,时序电路可从不同的角度进行分类：,,,1.,若按电路中状态改变的方式来分,，可分为：

5、,,,同步时序电路：,有统一的时钟脉冲，只有在时钟脉冲作用下，时序电路的状态才能发生改变，时钟脉冲起着同步的作用。即,存储电路里所有触发器有一个统一的时钟源，它们的状态在同一时刻更新,。,,,,异步时序电路：,无统一的时钟脉冲,或没有时钟脉冲,，任何输入信号的变化都可能引起电路状态的改变。,即电路的状态更新不是同时发生的。,,,,2.,若按时序电路中输出变量和输入变量之间的关系来分,，,可分为：,,,Mealy,（米利）型：,输出是输入与现态的函数。,,,Moore,（,穆,尔）型：,输出仅与电路的现态有关。,,,Moore,型电路的特殊情况是无外部输出，而此时，电路的状态可看作是电路的输出。

6、,8,,米利型和穆尔型时序电路,电路的输出是输入变量,A,及触发器输出,Q,1,、,Q,0,,的函数，,,这类时序电路亦称为米利型电路,米利型电路,9,,电路输出仅仅取决于各触发器的状态，而不受电路当时的输入,,信号影响或没有输入变量，这类电路称为穆尔型电路 。,穆尔型电路,,10,,,,,组合电路的逻辑功能可以用输出方程（表达式）、真值表和波形图来表达。,,时序电路,的逻辑功能可以用,逻辑方程组、状态表、状态图和时序图,来表达。逻辑方程组包括：,输出方程组、激励方程组、状态方程组。,,,三组方程、状态表和状态图之间可直接实现相互转换。,且根据其中的任意一种表达方式，都可以画出时序图。,,从理

7、论上讲，有了输出方程组、激励方程组和状态方程组，,时序电路,的逻辑功能就可以被唯一地确定了。但实际上仅从这三组方程还不易判断其逻辑功能。尤其是在设计时序电路时，往往很难根据给出的逻辑需求直接写出这三组方程。因此，还需要用能直观反映电路状态变化序列全过程的状态表和状态图来帮助。,,,6.1.2,时序电路,功能的表达方法,11,,,,时序电路的输入、输出、现态以及次态之间的关系,可用状态表和状态图来描述。,,,1.,状态表（状态转移表）,,,是以表格的方式来描述同步时序电路的逻辑功能。类似于组合电路中的真值表。又可分为：,,,Mealy,型电路状态表,,,Moore,型电路状态表,,,,,12,,

8、①,Mealy,型电路状态表,,其格式如下：,,次态,/,输出,,,,,输入,x,,,,y,,,,,,,,次态,/,输出,,,X=0,X=1,A,D/0,C/1,B,B/1,A/0,C,B/1,D/0,D,A/0,B/1,现态,,,,现态,y,,,某电路的状态表,13,,,,,表格左边列出现态；右边的顶部列出电路输入,X,的全部组合；表格的内部则列出对应不同输入组合和现态下的次态 及输出,Z,。,,,该表,读作,：,处于状态,y,的同步时序电路，当输入为,X,时，在时钟脉冲作用下，电路进入次态 且输出为,Z,。,,,如：某时序电路有一个输入,X,，一个输出

9、,Z,，两个状态变量,y2,和,y1,。电路输入的全部组合共有两个（“,0”,和“,1”,）。电路的全部状态共有四个，即,,,y2 y1 = 00,（记为,A,）,,,y2 y1 = 01,（记为,B,）,,,y2 y1 = 10,（记为,C,）,,,y2 y1 = 11,（记为,D,）,,并且该电路的状态表如前页所示。,,从状态表中可知：若电路的初始状态为,A,，当输入,X = 1,时，在时钟脉冲的作用下，电路将进入次态,C,，且输出,Z = 1,。若输入,X,又由,1,变为,0,，则在时钟脉冲到来时，电路的次态变为,B,，且输出,Z,为,1,。,,进一步讨论。,,,,14,,,若电路的输入

10、序列为：,X,：,1 0 1 0 0 1 1 0,初态为,A,则与每,,个输入信号对应的状态转换及输出响应序列如下：,,时钟脉冲：,1 2 3 4 5 6 7 8,,输入序列,X,：,1 0 1 0 0 1 1 0,,状态转,y,：,A C B A D A C D,,换序列 ：,C B A D A C D A,,,输出响应序列,Z,：,1 1 0 0 0 1 0 0,,注：,,,电路的现态和次态是针对某一时刻而言的，且该时刻的次态,,即为下一时刻的现

11、态。,,若电路的初态不同，则尽管输入序列相同，状态转换序列和,,输出响应序列也将不同。,,,,,15,,现态,次态,输出,,输出,x,,,y,,,z,,,且读作：处于状态,y,的同步时序电路，输出为,Z,；当输入为,X,时，在时钟脉冲作用下，电路进入 （次态）。,,,,注：,Moore,型电路的当前输出由现态确定。,②,Moore,型电路状态表,,,由于,Moore,型电路的输出仅与现态有关。即不论输入如何变化，对一个给定的现态，总有相同的输出。故将输出单独作为一列。其状态表格式如下,：,16,,,如：,某,Moore,型电路的状态表如右所示：,,当电路处于Ａ态时，电路输出为０；若

12、Ｘ,= 1,（输入），则在脉冲到来时，电路进入状态Ｂ，此时，电路的输出为１；若Ｘ＝１则电路将进入Ｃ状态。此时电路的输出（在Ｃ状态）为０。,现态,y,次态,,输出,,X=0,X=1,,A,C,B,0,B,B,C,1,C,B,A,0,设电路的初态为Ｂ，输入序列为：,Ｘ：０１１０００１１,则与每个输入信号对应的状态转换和输出响应序列如下：,,,时钟脉冲： １　２　３　４　５　６　７　８,,输入序列Ｘ： ０　１　１　０　０　０　１　１,,,y,：,,Ｂ,Ｂ　Ｃ　Ａ　Ｃ　Ｂ　Ｂ　Ｃ 状态转换,,： Ｂ　Ｃ　Ａ　Ｃ　Ｂ　Ｂ　Ｃ　Ａ 序列,,输出序列Ｚ： １　１　０　０　０　１　１　０,,结论：

13、,,,只要给定状态表及电路的初始状态，便可求出在输入序列作用下电路的输出响应序列和状态转换序列。,,初始状态,17,,２．状态图（状态转换图）,,,它是,用图形对时序电路进行描述,。,是,一种,反映,同,,步时序电路,状态转换规律及相应输入、输出取值关系,,的有向图,。,在图中可见状态的转换方向和条件。也可,,分为：,,Mealy,型,,Moore,型,,两种。,,18,,,每一个状态用一个圆圈来代表，圈内用字母或数字表示该状态的名称，用还箭头的直线或弧线表示状态转换关系，并将引起这一转换的输入条件,X,以及在该输入和现态下的相应输出标注在有向线段的旁边，,箭头的起点表示现态，终点表示次态,。

14、如：,,,,①,Mealy,型状态图,，其形式如下所示：,,,,,,,,,x/z,输入条件 输出,现态 次态,A,B,D,C,,,,0/0,0/0,1/0,1/0,0/1,1/1,1/1,0/1,某,MEALY,型电路的状态图,由左图可知：若电路处于状态,B,，则当输入,X = 1,时，电路输出,Z = 0,。,19,,②,Moore,型状态图,,,与,Mealy,型类似，图中用圆圈表示电路的状态，连接圆圈的有向线段表示状态的转换关系，引起状态转换的输入条件,X,标注在有向线段旁边，但,电路的输出标注在状态圈内。,如下所示：,,,,,x,,,,,,,,,,,,,,

15、,,,,,现态 次态,,,Moore,型状态图形式,输出,20,,如：,某,Moore,型状态图为,,,,,,,,,从状态图可看出，当电路处于,A,时，电路输出为,0,，此时,,若输入为,0,，则电路将由,A,状态转换到状态,C,，且新的输出值,,为,0,；若输入为,1,，则电路状态将由,A,转换至,B,，且新的输出,,值为,1,。,,结论：,,,用,状态图描述同步时序电路的逻辑功能直观、形象,。,,它与状态表一样，,是分析和设计同步时序电路的重要工具,。,,,,A/0,C/0,B/1,1,0,1,0,1,0,21,,同一时序电路的状态图与状态表可相互转换,。如：,状态图

16、与状态表的转换关系,,,,现,,态,次态,/,输出,,,x=0,X=1,A,B/1,C/0,B,B/0,A/1,C,A/0,C/0,A,C,B,0/1,1/1,0/0,1/0,0/0,1/0,,22,,,输出方程,激励方程组,,,状态,方程组,,1.,逻辑方程组,,例：,下面通过实例来讨论时序电路逻辑功能的四种表达方法。,23,,状态转换真值表,1,0,0,0,1,0,0,0,1,1,0,0,0,0,0,0,0,0,Y,A,0,1,0,1,0,0,0,1,1,1,0,0,0,1,0,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,输出方程,状态,方程组,(1),根据方程组列出,状态

17、转换真值表,24,,（,2,）将,状态转换真值表,转换为状态表,0 1 / 0,0 0/ 1,1 1,1 1 / 0,0 0 / 1,1 0,1 0 / 0,0 0 / 0,0 0,0 1 / 0,0 0/ 1,0 1,状态表,A=,1,A=,0,,,状态转换真值表,0,1,0,1,0,0,0,1,1,1,0,0,0,1,0,1,1,1,0,1,1,1,0,1,0,0,1,1,1,0,1,0,0,0,1,0,0,0,1,1,0,0,0,0,0,0,0,0,Y,A,25,,状态表,0 1 / 0,0 0/ 1,1 1,1 1 / 0,0 0 / 1,1 0,1 0 / 0,0 0 / 0,0 0

18、,0 1 / 0,0 0/ 1,0 1,A=,1,A=,0,,,0/0,1/0,0/1,1/0,0/1,1/0,0/1,1/0,(3),根据状态表画出状态图,状态图,26,,（,4,）,根据状态表画出,时序图（,波形图,）,,时序逻辑电路的四种描述方式是可以相互转换的。,状态表,0 1 / 0,0 0/ 1,1 1,1 1 / 0,0 0 / 1,1 0,1 0 / 0,0 0 / 0,0 0,0 1 / 0,0 0/ 1,0 1,A=,1,A=,0,,,波形图,从波形图可以看出,:,输出,Y,不受时钟脉冲的影响。,27,,6.2,时序逻辑电路的分析,6.2.1,,分析同步时序逻辑电路的一般步

19、骤,6.2.2,同步时序逻辑电路分析举例,28,,时序逻辑电路分析的任务：,,分析时序逻辑电路在输入信号的作用下，其状态和输出信号变化的规律，进而确定电路的逻辑功能。,6.2,时序逻辑电路的分析,,,时序电路的逻辑功能是由其状态和输出信号的变化的规律呈现出来的。所以,,,分析过程主要是列出电路状态表或画出状态图、工作波形图。,分析过程的主要表现形式,:,29,,6.2.1,,分析同步时序逻辑电路的一般步骤,:,1.,了解电路的组成；,,电路的输入、输出信号、触发器的类型等。,,４,.,确定电路的逻辑功能,。,3.,列出状态转换表或画出状态图和波形图,；,,2.,根据给定的时序电路图,,,写出下

20、列各逻辑方程式：,(,１,),输出方程；,,(,２,),各触发器的激励方程,;,,,,（,3,）状态方程,:,,将每个触发器的驱动方程代入其特性方程得状态方程。,30,,例,1,,试分析如图所示时序电路的逻辑功能。,6.2.2,同步时序逻辑电路分析举例,电路是由两个,T,触发器组成的同步时序电路,。,解：,(1),了解电路组成。,31,,(2,),根据电路列出三个方程组,激励方程组,:,,T,0,=A,,T,1,=AQ,0,,输出方程组,:,,,,Y=AQ,1,Q,0,,,将激励方程组代入,T,触发器的特性方程得,状态方程组,:,32,,(3),根据状态方程组和输出方程列出状态表,,Y =A

21、Q,1,Q,0,0 0 / 1,1 1 / 0,1 1,1 1 / 0,1 0 / 0,1 0,1 0 / 0,0 1 / 0,0 1,0 1 / 0,0 0 / 0,0 0,A=,1,A=,0,,状态表,33,,(4),画出状态图,0 0 / 1,1 1 / 0,1 1,1 1 / 0,1 0 / 0,1 0,1 0 / 0,0 1 / 0,0 1,0 1 / 0,0 0 / 0,0 0,A=,1,A=,0,,34,,0 0 / 1,1 1 / 0,1 1,1 1 / 0,1 0 / 0,1 0,1 0 / 0,0 1 / 0,0 1,0 1 / 0,0 0 / 0,0 0,A=,1,A=,

22、0,,(5),画出时序图,若输入,A,存在较大噪声，这可能错误地触发进位操作。如果删除电路图中,A,和与门,G2,输入之间的连线，将电路转换为穆尔型，使输出信号仅取决于电路的状态，其变化始终与时钟同步，而输入信号,A,影响电路状态的时间仅限于,CP,脉冲上升沿前后的瞬间，从而提高电路的抗干扰性能。,35,,(6),逻辑功能分析,观察状态图和时序图可知，电路是一个由信号,A,控制的可控二进制计数器,。当,A=,0,时停止计数，电路状态保持不变；,,当,A,=1,时，在,CP,上升沿到来后电路状态值加,1,，一旦计数到,,11,状态，,Y,输出,1,，且电路状态将在下一个,CP,上升沿回到,00,

23、。,,输出信号,Y,的下降沿可用于触发进位操作。,该电路也是,序列信号检测器,。用来检测同步脉冲信号序列,A,中,1,的个数，一旦检测到四个,1,状态（这四个,1,状态可以不连续），电路则输出高电平。,36,,例,2,,试分析如图所示时序电路的逻辑功能。,电路是由两个,JK,触发器组成的莫尔型同步时序电路,。,解：,(1),了解电路组成。,J,2,=K,2,=X,,Q,1,,J,1,=K,1,=1,Y=Q,2,Q,1,,(2),写出下列各逻辑方程式：,输出方程,:,激励方程,:,37,,J,2,=K,2,=X,,Q,1,,J,1,=K,1,=1,将激励方程代入,JK,触发器的特性方程得,状

24、态方程,:,整理得：,FF,2,FF,1,38,,(3),列出其状态转换表，画出状态转换图和波形图,Y=Q,2,Q,1,,1 1,1 0,0 1,0 0,X=1,X=0,状态转换表,1 0 / 1,0 0 / 1,0 1 / 0,1 1 / 0,0 0 / 0,1 0 / 0,1 1 / 0,0 1 / 0,39,,状态图,,1 0 / 1,0 0 / 1,1 1,0 1 / 0,1 1 / 0,1 0,0 0 / 0,1 0 / 0,0 1,1 1 / 0,0 1 / 0,0 0,X=1,X=0,,,画出状态图,40,,根据状态转换表，画出,波

25、形图,。,1,1 0,0 0,1 1,0,0 1,1 1,1 0,0,0 0,1 0,0 1,0,1 1,0 1,0 0,A=,1,A=,0,Z,,,1,,,0,0,,,1,1,,,1,0,,,0,1,,,1,0,,,1,1,,,0,Q,2,Q,1,41,,X=0,时,电路功能：,可逆计数器,,X=1,时,Y,可理解为进位或借位端。,电路进行加,1,计数,电路进行减,1,计数 。,(,４,),确定电路的逻辑功能,.,42,,例,3,,分析下图所示的同步时序电路。,,激励方程组,输出方程组,,Z,0,=Q,0,Z,1,=Q,1,Z,2,=Q,2,解：,（,1,）根据电路列出逻辑方程组,:,43,

26、,得状态方程,（,2,）列出其状态表,将激励方程代入,D,触发器的特性方程得,状态方程：,1 1 0,1 1 1,1 0 0,1 1 0,0 1 0,1 0 1,0 0 1,1 0 0,1 1 0,0 1 1,1 0 0,0 1 0,0 1 0,0 0 1,0 0 1,0 0 0,,,状态表,44,,（,3,）画出状态图,,,1 1 0,1 1 1,1 0 0,1 1 0,0 1 0,1 0 1,0 0 1,1 0 0,1 1 0,0 1 1,1 0 0,0 1 0,0 1 0,0 0 1,0 0 1,0 0 0,,,状态表,状态图,45,,（,4,） 画出时序图,46,,由状态图可见，电路的

27、有效状态是三位循环码。,,从时序图可看出，电路正常工作时，各触发器的,Q,端轮流出现,,一个宽度为一个,CP,周期脉冲信号,,,循环周期为,3,T,CP,。,电路的功能为,脉冲分配器,或,节拍脉冲产生器,。,（,5,）逻辑功能分析,47,,6.3,同步时序逻辑电路的设计,6.3.1,设计同步时序逻辑电路的一般步骤,6.3.2,同步时序逻辑电路设计举例,48,,6.3,同步时序逻辑电路的设计,,同步时序逻辑电路的设计是分析的逆过程,,,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。,6.3.1,设计同步时序逻辑电路的一般步骤,同步时序电路的设计过程：,若给定的电路比较典型，则可

28、跳过其中的一些步骤，即,2,、,3,步骤是可省的。（已为最简状态或状态编码方案已给定时）,49,,,直接从设计要求的文字描述得到的状态图称为,原始状态图。,,建立原始状态图的过程，就是对设计要求进行分析的过程。状,,态图用图形的形式反映了同步时序电路的逻辑特性，这一步是,,极其重要的，它是时序电路设计的基础。若建立的原始状态图,,不能正确反映设计要求，则整个设计工作都将建立在错误的基,,础上，导致的最后结果也将是错误的。,,原始状态图不一定是最简单的，主要着眼于,正确性,，不能漏,,掉一个状态，至于所设定的状态是否多余，则不必过多考虑。,,,,,,,下面对以上的具体步骤分别加以具体的讨论。,一

29、、根据给定的逻辑功能建立原始状态图和原始状态表,50,,1.,分析命题，确定电路的输入个数与输出个数，并用字母表示之。,,2.,确定电路中有多少个输入信息需要记忆，并对每个需要记忆的输入信息用一个状态来表示,（该状态可用字母或数字表示）。,,3.,从假定的一个初态开始，每加入一个输入信号，就用其次态“记忆”下来，并标出相应的输出值。,该次态可能是现态，也可能是已设定的另一个状态，或者为新增加的状态。该过程一直继续下去，直到每一个现态向次态的转换均被考虑，且不再出现新的状态为止。,,,,,建立原始状态图的过程大致如下,：,下面举例来说明如何建立原始状态图。,51,,例,1.,,某序列检测器有一个

30、输入端,x,与一个输出端,z,，从,x,输入的一组按时间顺序排列的串行二进制码，当输入序列出现,101,时，输出,z,＝,1,，否则为,0,，试作出该序列检测器的,Mealy,型和,Moore,型的状态图和状态表。,解：,根据题意，可得该电路的框图如下所示，,,,,,且该电路的典型输入输出波形如下：,,,,,序列检测器,x,时钟,,,,1,,2,,3,,4,,5,,6,,时钟：,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,X,：,,,1,,1,,0,,1,,0,,1,,,,,,,,,,,,,,,,,Z,：,,,0,,0,,0,,1,,0,,1,,,z,52,,,若该序列检测器为,

31、Mealy,型电路，则其设计步骤如下：,,,1.,根据所要检测的序列决定各个状态,,因该电路的功能为检测,101,序列，故一旦输入序列中出,,现了,1,便要记下来；接着再看输入是否为,0,；若是，则也记下,,来；记住,10,后，再最后看输入是否为,1,，若是，则输出,1,。即,,电路必须记住,1,，,10,和,101,这,3,种输入情况，且将这三种输入,,情况与电路的一个状态相对应。,,若设电路的初态为,S0,，用,S1,表示收到了输入为,1,时的电路,,状态；,S2,表示收到,10,时的电路状态；,S3,表示收到,101,时电路,,的状态，则有四个状态，如下图：,,,,,,S0,S1,S2,

32、S3,图,a,53,,,,,,,,,S3,S0,S1,S2,1/1,0/0,1/0,图,b,,2.,确定主干状态的转移及输出,,上面已确定电路的主干状态为,S1,，,S2,和,S3,，电路的初始状态为,S0,。,,若第一个输入为,1,，则可能是检测序列,101,的第一个数码，输出为,0,，状态从,S0,转移到,S1,，表示电路已收到检测序列的第一个数码；若第二个输入为,0,，则输出为,0,，状态从,S1,转到,S2,，表示已收到,10,序列；如果第三个输入为,1,，则输出应为,1,（因为此时电路已经收到,101,序列，状态从,S2,转至,S3,，如上图,b,：,54,,,,,,,,,S3,S2

33、,S1,S0,0/0,0/0,1/1,0/0,0/0,1/0,1/0,1/0,3.,进一步完善原始状态图,,由于该电路只有一个输入变量，故从每个现态出发，可能有两个转移方向，故须对图,b,完善。,,当电路处于,S0,时，若输入为,0,，则输出为,0,，且电路保持原态。（因从,0,开始输入序列不是要检测的序列）。,,,当电路处于,S1,时，若输入为,1,，则输出为,0,，且状态保持不,,变。（因为它可能是又一个,101,序列的开始）,,当电路处于,S2,时，若输入为,0,，则输出为,0,，且状态转移至,S0,，以便重新开始检测。,,当电路处于,S3,时，若输入为,1,，则可能是又一个,101,序

34、列的开始，因此电路应从状态,S3,转移到,S1,，若输入为,0,，则应从,S3,转移至,S2,（注,:,不是转移至,S0,），,因为此时的,0,可能为,101,的序列中的,0,，故完整的原始状态图见图,c,所示。,图,c,55,,,,,,次态,/,输出,,,X=0,X=1,S0,S0/0,S1/0,S1,S2/0,S1/0,S2,S0/0,S3/1,S3,S2/0,S1/0,,,,,S3,S2,S1,S0,0/0,0/0,1/1,0/0,0/0,1/0,1/0,1/0,现态,由状态图可以方便地作出状态表如下：,56,,,,,,若按,Moore,型电路设计，其过程与,Mealy,型的相似。设初态

35、为,S0,，由于,Moore,型电路的输出仅与现态有关，故输出标在圈内，详见下图所示：,,,,,S3/1,S2/0,S1/0,S0/0,0,0,1,0,0,1,1,1,,次态,,,,X=0,X=1,,S0,S0,S1,0,S1,S2,S1,0,S2,S0,S3,0,S3,S2,S1,1,状态图,状态表,现态,输出,57,,例,2.,,某一引爆电路的框图如图,a,所示，图中的,x,为一启动开关。当,x=1,时，在四个时钟脉冲的作用下，使电路的输出为,z=1,。以此触发炸药包的爆炸。其输入,/,输出之间的关系如图,b,所示。试作出该引爆电路的状态图及状态表。,,,,,x,CP,z,CP,,,,,,

36、,,,,,,,,,,,,,,,,,,x,,,0,,1,,1,,1,,1,,,,,,,,,,,,,z,,,,,,,,,,,,图,a,图,b,引爆电路,58,,,,,解：,根据题意，设电路的初态为,S0,，因电路需记忆住,4,个连续的,1,信号，故需增设状态,S1,S2,和,S3,，用其分别表示电路收到的,1,个,1,，,2,个,1,和,3,个,1,的状态。当收到第四个,1,时，便输出一个脉冲（,Z,＝,1,），使炸药爆炸，故电路的最后一个状态可用任意状态,d,表示。,,由题意可知，一旦引爆序列开始（即,x=1,），则要继续下去，不能中断（即,x,≠,0,），直到,z=1,（引爆） 为止，故引爆电

37、路的状态图如下：,,,,,,状态图,d,S3,S2,S1,S0,1/0,1/0,0/0,1/0,1/1,59,,,由状态图可得状态表如下所示：由于电路处于状态,S1,，,,S2,和,S3,时，不允许输入为,0,，因此状态表中当,x=0,时，次态及,,输出都不能出现，可当作任意项处理。,,,,,次态,/,输出,,,X=0,X=1,S0,S0/0,S1/0,S1,d/d,S2/0,S2,d/d,S3/0,S3,d/d,d/1,现态,注：,存在,d,的状态表称为,不完全确定状态表,（因表中含有不确定的状态或输出），其所描述的电路叫做不完全确定电路，否则（即无,d,项）称为,完全确定状态表。,一般状态

38、图中不一定要求标,d,项，对不可能出现的情况是隐含的。即在状态图中凡是没有表示的情况都是不可能出现的。,60,,从状态表中消去多余的状态，得到一个状态数比原来的要,,少的状态表，称为,状态简化。,,状态简化的实质是寻找最小化的状态表。最小化状态表包,,含的状态数目最少，它与原始的状态表相比，虽代表的内部结,,构不同的电路，但均具有相同的逻辑特性，也即：对于任意的,,输入，他们对应的输出总是一样的。,,状态化简有,观察法,和,隐含表法,两种。,,,,,,由于完全确定状态表与不完全确定状态表的简化方法不同，故在此分别加以讨论,二、,状态化简（求出最简状态图和最简状态表）,61,,,,,1.,完全确

39、定状态表的简化,,,是基于等效状态的基础上的，即,利用状态与状态间的等效关系来进行状态简化。,,,（,1,）状态等效,,,是指在完全确定的状态表中，如,对所有可能的输入序列，分别从某两个状态（假设为,S1,与,S2,）出发，所得到的输出序列都相同，则说这两个状态（,S1,与,S2,）等效。,记做（,S1,，,S2,），此时,S1,与,S2,可以合并为一个状态，完全确定状态表的简化是根据这一原则进行的。,62,,,,,,可以根据状态表中所列出的输入各种组合下的次态和输出来判断某两个状态是否等效。,,设,S1,和,S2,为完全确定的状态表中的两个现态，则,S1,和,S2,等效的条件,可归纳,为,在

40、输入的各种取值组合下：,,1,）它们的输出完全相同。,,2,）它们的次态满足下列条件之一：,,次态相同,,次态交错,,次态循环,,次态对等效,,次态,/,输出,,,X=0,X=1,S1,S3/1,S2/0,S2,S4/1,S1/0,S3,S1/1,S3/0,S4,S2/1,S3/0,现态,,,,S4,S3,,S2,S1,,63,,,其中，,次态交错,是指在某种输入取值下，,S1,的次态为,S2,，,,而,S2,的次态为,S1,。,次态循环,是指在次态之间的关系构成闭环。,,如,S1,和,S2,在某种输入取值下的次态为,S3,与,S4,，而,S3,与,S4,在某种,,输入取值下的次态又是,S1,

41、与,S2,，则,S1,与,S3,，,S2,与,S4,次态循,,环。,次态对等效,是指,S1,与,S2,的次态满足以上状态等效的条件。,,,（,2,）等效关系的传递性,,,若,S1,与,S2,等效，,S2,与,S3,等效，则,S1,与,S3,等,,效，记作（,S1,，,S2,），（,S2,，,S3,）→（,S1,，,S3,）,,,（,3,）等效类,,,若干个相互等效的状态，组成一个等效状态类，简称,等效,,类,。即若干个状态集合中，任何两个状态都相互等效，则将这,,些个状态组成一个等效类。,,如状态,S1,与,S2,等效，而,S1,与,S3,也等效，则状态,S1,、,S2,与,S3,,就等效。其

42、等效类为（,S1,，,S2,，,S3,），记为,,（,S1,，,S2,），（,S2,，,S3,）→（,S1,，,S2,，,S3,）,,,,,64,,,,指不被任何别的等效类所包含的等效类。,,,该处的最大，并不指含的状态最多，而是指其独立性，,,即使是一个状态，只要它不被包含到别的等效类中，它就是最,,大等效类。,,利用上述判别状态等效的条件及状态等效的性质，便可,,简化原始状态表。实际上，,原始状态表的简化过程就是寻找最,,大等效类，然后将各个最大等效类的所有状态合并为一个对应,,的新状态，,从而得到最小化的状态表，,简化后的状态数即最大,,等效类的个数。,,,,,（,4,）最大等效类,65

43、,,下面具体介绍状态简化的方法和步骤。,,观察法：,,是一种根据状态等效的条件直接对原始状态表中的各状,,态进行观察比较，找出等效的状态进行合并，从而求出最简状,,态表的方法。,,,其,具体过程,为：,先观察状态表中的输出部分，找出输出,,完全相同的那些现态，再进一步观察其次态是否相同、交错、,,循环或者次态对等效。,,,显然，输出不同的两个状态不等效，即不能合并。若两,,个状态输出相同，则这两个状态有等效的,可能。进一步观察其,,次态是否满足等效条件，若满足，则这两状态就可合并。一直,,到剩下的状态不能再合并而得到一个最小化的状态表为止。,,,,66,,,,,该方法只适合于简单的状态表的化简

44、。,例如,，简化下表所示的状态表。,,,,,次态,/,输出,,,X=0,X=1,S1,S2/1,S5/0,S2,S1/1,S3/0,S3,S4/0,S5/1,S4,S3/0,S6/0,S5,S4/0,,S5/1,S6,S1/0,S6/1,,次态,/,输出,,,X=0,X=1,S1,S1/1,S3/0,S3,S4/0,S3/1,S4,S3/0,S6/0,S6,S1/0,S6/1,现态,现态,简化,,,,67,,,,,解：,先观察,S3,与,S5,。由于它们在,x=0,和,x=1,时的输出均相同，并且次态也相同，故,S3,与,S5,等效。,,再看,S1,和,S2,，在所有输入的条件下，他们的输出也

45、相同，且当,x=1,时，他们的次态对,S5,和,S3,是等效的；当,x=0,时，它们的次态交错，故,S1,与,S2,也等效。,,继续观察，发现其它状态均不等效。因此，得到等效类为,(S1,S2),，,(S3,S5),，,(S4),，,(S6),。,,由于以上等效类不包含在任何其它等效类中，因此，等效类,(S1,S2),，,(S3,S5),，,(S4),，,(S6),即为最大等效类。再将,(S1,S2),合并为一个状态,S1,，,(S3,S5),合并为一个状态,S3,，则原始状态表中的,S2,和,S5,可以删除，而其它状态行中出现的,S2,则用,S1,代替，,S5,用,S3,代替。便可得到最小化

46、的状态表如上页右边所示。,68,,隐含表法：,,它,是根据状态等效条件进行系统比较的方法,，大致分三步,,进行。,,（,1,）作隐含表，寻找等效状态对,,,隐含表是一个正直角三角形表格：两直角边的小方格数分,,别等于原始状态表中的状态数减,1,，且左垂直方向从上到下，按,,原始状态表中的状态顺序标注，但“缺头”；水平方向从左到右,,也是按表的状态顺序标注，但“缺尾”。如一个,4,变量,A,、,B,、,C,、,D,,的隐含表为：,,,,A,,,,,B,,,,,C,,,,,D,,,,,,A,B,C,D,,,,去头,,去尾,,69,,,,,1,）顺序比较,,,将隐含表中每个小方格对应的状态相对比，并

47、且将比较结果填入表中，对照原始状态表，每个状态对的比较结果可能为下列三种情况之一：,,状态对等效,在对应的小方格中,填入√,,状态对不等效,在对应的小方格中,填入,×,,状态对是否等效取决于其次态,将,次态对填入,小方格,通过对隐含表中所有状态对的比较，来确定它们之间是否等效。比较分为：,顺序比较,－－,将隐含表中每个小格对应的状态对相比；,关联比较,－－,通过确定隐含表中所填次态对是否等效来确定原状态对是否等效。,70,,,,,2,）关联比较,,,进一步确定所填的次态对是否等效，并以此来确定原状态对是否等效（它是在隐含表上进行的）。,,,若,次态对不等效,（只要有一对不等效），则原状态对不等

48、效，并,在小方格内添加,/,,表示。,,（,2,）寻找最大等效类,,,等效类是多个等效状态组成的集合。,在该集合中，任何两个状态均等效。,不被任何别的等效类所包含的等效类称为最大等效类。,即最大等效类集合中，各最大等效类没有公共状态。,,（,3,）建立最小化状态表,,,同属于一个最大等效类的所有状态，可以合并,为一个状态。,最大等效类的数量就是简化后的状态数。,将每个最大等效类的状态用一个新的状态来代替，便得到最小化的状态表。,71,,,,,,注：,,,最大等效类的集合必须覆盖原始状态表中的全部状态，这样得到的最小化状态表才与原始状态表等效。,原始状态表的简化过程即寻找最大等效类,，再分别将各

49、个最大等效类合并为一个新态，从而得最小化状态表。,,一般讲，对复杂的原始状态表，需要将观察法与隐含表法结合起来用，先用前者消去明显多余的状态，再用后者作进一步化简。,72,,例：,简化下表所示的状态表（用隐含表法）,,次态,/,输出,,,X=0,X=1,A,C/0,B/1,B,F/0,A/1,C,D/0,G/0,D,D/1,E/0,E,C/0,E/1,F,D/0,G/0,G,C/1,D/0,,,,,次态,/,输出,,,X=0,X=1,a,b/0,a/1,b,c/0,d/0,c,c/1,a/0,d,b/1,c/0,现态,现态,73,,解：,（,1,）先作隐含表，并找出等效状态对,B,CF,,,,

50、,,C,×,×,,,,,D,×,×,×,,,,E,BE,CFAE,×,×,,,F,×,×,√,×,×,,G,×,×,×,CDED,×,×,,A,B,C,D,E,F,,,,,次态,/,输出,,,X=0,X=1,A,C/0,B/1,B,F/0,A/1,C,D/0,G/0,D,D/1,E/0,E,C/0,E/1,F,D/0,G/0,G,C/1,D/0,现态,74,,,,,对照原始状态表，先进行顺序比较知：,C,与,F,是等效的。,A,与,B,等效取决于,C,与,F,是否等效，,……,。由隐含表再进行关联比较，知,C,与,F,是等效的，故,A,与,B,等效。而,,√,,故,B,、,E,等效，,A,、,

51、E,也等效。又因为,C,、,D,不等效，故,D,、,G,不等效，在相应的格中标以,/,。,,因此得等效状态对是：,(A,B),，,(A,E),，,(B,E),，,(C,F),,（,2,）再确定最大等效类,,,根据等效关系的传递性，等效对,(A,B),，,(A,E),，,(B,E),可构成等效类为,(A,B,E),。故全部最大等效类为：,(A,B,E),，,(C,F),，,(D),，,(G),,AE,→,BE,→,CF,循环,（,3,）最后建立最小化状态表,,,将最大等效类（,A,，,B,，,E,）合并为一个状态,a,，（,C,，,F,）合并为,b,，（,D,）和（,G,）分别用,c,和,d,表

52、示，则可得到最小化状态表,（,见原始表的右边,）,。,75,,,,,2.,不完全确定状态表的简化,,,它化简的步骤与前面介绍的完全确定状态表的类似，但是因为其中的部分状态和输出值不确定（任意项），所以不能用状态等效的概念，只能用,状态相容,的概念来进行化简。其几个基本概念为：,,,（,1,）状态相容,,,假如所设置的两个状态，对于所有可能的,有效输入序列,（从电路的某个状态出发，除最后一个次态外，总有确定的次态，该输入序列称为有效输入序列），他们相应的输出序列（除了出现任意项的那些外）是相同的，则该两个状态相容，即可以合并为一个状态。不完全确定状态表的简化就是根据这一原则进行的。,76,,,,

53、,对一个不完全确定状态表，,两个状态相容的条件,可归纳为：,,1.,在所有可能的输入条件下，输出相同，或者其中一个（或两个）输出为任意项。,,2.,在所有可能的输入条件下，次态满足下列条件之一：,,,a.,次态相同,b.,次态交错,c.,次态循环,,,d.,次态对中有一个或两个为不确定的状态,d,,e.,次态对相容,（,2,）相容类,,,若干个相容状态的集合称为相容类。,且该集合中所有状态之间都分别是两两相容的。如相容类（,S1,，,S2,，,S3,）中，,S1,与,S2,相容，,S2,与,S3,相容，,S1,与,S3,也相容。,注：相容无传递性。,,,（,3,）最大相容类,,,是指不包含在任

54、何其他相容类中的相容类。,在最大相容类的集合中，各最大相容类可能有公共状态。,77,,,将原始状态表中的所有状态以点的形式均匀地标在一个圆周上，然后将所有相容的状态用线段连接起来。,凡所有顶点之间都有连线的状态就构成一个最大相容类。,以下分别为,3,、,4,、,5,个状态的最大相容类合并图。熟悉这些典型的状态合并图的结构后，就很容易从合并图中找出各种最大的相容类来。,,,,,,,,,,,,,,,,,,,,,,S2,S3,S2,S4,S2,S3,S1,S1,S1,图,a,S3,S4,S5,图,b,图,c,（,4,）状态合并图,,,它,是用来从相容对中快速寻找最大相容类的工具图。,其作法为：,78

55、,,,,,,,与完全确定状态表一样，不完全确定状态表的简化方法也有：,,,观察法,,隐含表法,,,1.,作隐含表，寻找相容对。,,,2.,借助状态合并图，确定最大相容类。,,,3.,作最小化状态表（选择一个相容类集合）。,,且每种方法的步骤也与完全确定状态表的简化一样。在此，只详细介绍最后一步：,作最小化状态表,。,,,作最小化状态表即,选择一个相容类（包括最大相容类）集合，将每个相容类的状态用一个新的状态来,代替，以得到一个新的状态表。,该状态表,即为最小化状态表,。它与原先的状态表所表示的逻辑功能应相同。,79,,,,,故要求,选择的相容类集合必须满足覆盖、闭合和最小三个条件。,,覆盖：,

56、是指所选的相容类（包括最大相容类）集合中，包含了原状态表中的全部状态，即：原状态表中任何一个状态至少包含在一个所选的相容类中。,,闭合：,是指在一个相容类（包括最大相容类）集合中，任一相容类的所有次态均必须属于该集合中的一个相容类（不能有一些属于一个，而一些又属于另一个相容类）。,,最小：,指满足覆盖的相容类（包括最大相容类）的数目最少。,同时满足覆盖、闭合、最小这三个条件的相容类（包括最大相容类）集合称为,最小闭覆盖,。,80,,,,,下面举例说明。,,例：,用隐含表法简化下表所示的状态表。,,次态,/,输出,,,X=0,X=1,A,D/d,A/d,B,E/0,A/d,C,D/0,B/d,D

57、,C/d,C/d,E,C/1,B/D,,,次态,/,输出,,,X=0,X=1,a,b/0,a/d,b,a/1,a/d,现态,现态,最小化状态表,81,,,,,解：,1.,先作出隐含表，并找出相容状态对。,B,DE,,,,C,AB,DEAB,,,D,ACCD,CEAC,BC,,E,CDAB,×,×,BC,,A,B,C,D,,,,,,,,B,A,C,D,E,,,状态合并图,,,从上隐含表中可以找到如下相容状态对：,,(A,B),，,(A,C),，,(A,D),，,(A,E),，,(B,C),，,(C,D),，,(D,E),,2.,再确定最大相容类,,通过作出状态合并图来确定，见右所示。,从状态合并

58、图中可确定出最大相容类为：,,,(A,B,C),，,(A,C,D),，,(A,D,E),,次态,/,输出,,,X=0,X=1,A,D/d,A/d,B,E/0,A/d,C,D/0,B/d,D,C/d,C/d,E,C/1,B/D,现态,82,,,,,3.,最后作最小化状态表,,,满足覆盖的相容类集合可有下列几种组合：,,,(A,B,C),，,(A,C,D),，,(A,D,E),,(1),闭合,,,(A,B,C),，,(D,E),,(2),闭合,,,(B,C),，,(A,D,E),,(3),不闭合,,若选（,1,），则用,闭合表一,来检验其闭合情况，显然满足闭合条件，再选（,2,），则用,闭合表二,

59、来检验其闭合情况，也满足闭合条件。,,闭合,,,X=0,X=1,A B C,D E,A B,A C D,D C,A B C,A D E,D C,A B C,,闭合,,,X=0,X=1,A B C,D E,A B,D E,C,B C,最大相容类,相容类,闭合表二,闭合表一,83,,,,,最小闭覆盖检测步骤：,,1.,先要求覆盖,,2.,再用闭合表检查是否闭合,,3.,最后确定最小,由此可知，相容类（,A,，,B,，,C,），（,D,，,E,）构成,最小闭覆盖。,若将状态,A,、,B,、,C,用,a,表示，状态,D,、,E,用,b,表示，则可得,,简化表,（见原状态表右侧）。,,现态,次态,/,输

60、出,,,X=0,X=1,a,b/0,a/d,b,a/1,a/d,最小化状态表,84,,结论：,,在选取闭覆盖相容类集合时，并不要求全部由,,最大相容类组成（即不要求每个相容类都是最大,,的）有时不选择最大相容类集合，而选择相容类集,,合反倒可以得到最简结果。,,注：不完全确定状态表的最小化状态表不是唯一的。,,,,,,85,,三、状态编码,（状态分配）,,,将状态表中用字母或数字表示的状态以一组二进制代码,,来代替，就称为,状态编码,或者,状态赋值,。,,,状态分配,则是根据最小化状态表的状态数，确定触发器,,的个数，指定每个状态的二进制编码。状态编码的任务主要,,解决两个问题,:,,1.,确

61、定最小化状态表中每个状态的二进制代码位数,.,即确,,定电路中触发器的个数。,,,2.,确定二进制编码的分配方案，即哪个状态分配哪个代,,码。,,,由前面可知，状态是由触发器的状态变量（,y1….yr,）,,的各种取值组合来表示的。,r,个触发器能表示的状态数为,,个，,故各状态的二进制代码,的位数就等于触发器的位数,,（个数）。,,,,,86,,,,,假设最小化状态表的状态数为,m,，则每个状态所需的二进制代码的位数为,r,（即触发器的个数）应满足下列关系：,,或,,r,应取满足上式关系的最小整数。即,,故已知电路的状态数便可由上式求出状态需分配的二进制代码的位数。如，某状态表中有,8,个状

62、态，则 ，,,即每个状态可用,3,位二进制代码表示。,,以上解决了第一个问题，如何解决第二个问题呢？,二进制代码的位数确定后，可以有许多种的状态分配方案。采用同样数量的触发器，若选用的状态编码不同，将导致所设计的电路复杂度不同。如用,2,位代码对四个状态进行编码，则方案可达,24,种（,4,的全排列为,4,！＝,24,）。要想得到较简单的电路，必须选择一个最佳的分配方案，若对所有方案一一进行比较显然不合适。目前，还不能准确的估计采用那种状态分配方案更有利于获得最简单的电路结构。,,2,r,-1,<,M,≤2,r,,87,,,,,规则,1,,同一输入下的相同次态所对应的现态应

63、给予相邻的编码,,规则,2,,同一现态在相邻输入下的不同次态应给予相邻的编码,,规则,3,,在所有输入条件下，输出完全相同的现态应给予相邻的编码,,规则,4,,出现次数最多的状态分配逻辑,0,,,一般，对前三个规则应尽量满足，但当出现不能同时满足时，应从前到后依次考虑。,,注：,对于某些状态表，满足前面所给定的分配规则的,分配方案不一定是唯一的,，设计者可以任选一种。,从理论上讲，有可能找到一种确定最佳状态编码的算法，然而至今尚未获得满意而又实用的结果。现在在工程上采用的方法虽不能说是最佳，也接近最佳，有一定的实用价值。这是人们对编码理论的研究和实践的总结，其,状态编码规则,如下：对于状态表中

64、,88,,例：,对下表进行状态编码,,,,,X=0,X=1,A,E/,0,B/,0,B,A/,1,D/1,C,E/,0,A/,0,D,A/,0,B/,1,E,D/,0,C/,0,,,,,,,,X=0,X=1,000,001/0,110/0,110,000/1,010/1,100,001/0,000/0,010,000/0,110/1,001,010/0,100/0,状态表,二进制状态表,y,,,,,89,,,,,解：,1.,先确定二进制的位数,,,由表中可知状态数为,m,＝,5,，故所需的二进制代码的位数为,r,为,3,，在此用,y,3,y,2,y,1,表示。,,,2.,再确定状态编码的分配方

65、案,,,根据规则,1,，状态,A,与,C,，,B,与,D,，,A,与,D,均应分配相邻的二进制代码；根据规则,2,，状态,E,与,B,，,A,与,D,，,E,与,A,，,A,与,B,，,D,与,C,均应分配相邻的二进制代码；根据规则,3,，状态,A,与,C,，,A,与,E,，,C,与,E,均应分配相邻的二进制代码；根据规则,4,，状态,A,应分配逻辑,0,。,,,,00,01,11,10,0,A,D,B,C,1,E,,,,,,,y3,y2,y1,A:,0,0,0,B:,1,1,0,C:,1,0,0,D:,0,1,0,E:,0,0,1,该图的状态编码为：,由以上可得,A,、,B,、,C,、,D,

66、的状态分配情况为：,将各状态的二进制代码带入已知状态表中，便可得 该表的,二进制状态表,，如原表右侧所示。,90,,,,,采用不同类型的触发器作为存储电路，将影响所设计电路的繁简程度。选择哪种触发器可以从电路结构,简单、逻辑功能灵活和价格低廉等方面来考虑。下面先介绍各种,触发器的激励表,。,,,触发器的激励表，,是把触发器的现态和次态作自变量，而将触发器的输入（或激励）作为因变量的一种真值表,。,也即，,触发器的激励表说明了从现态转移到某种次态时，对输入条件的要求。,,,四、选定触发器，求出电路的激励方程和输出方程,注：,各触发器的激励表是由各触发器的特性表得来的。参见第,5,章,47,页始的,PPT,。,下面列出了四种触发器的激励表：,91,,,,,,,R,S,0,0,d,0,0,1,0,1,1,0,1,0,1,1,0,d,,,J,K,0,0,0,d,0,1,1,d,1,0,d,1,1,1,d,0,,,T,0,0,0,0,1,1,1,0,1,1,1,0,,,D,0,0,0,0,1,1,1,0,0,1,1,1,,R-S,触发器激励表,D,触发器激励表,J-K,触发器激励表,T,触发器激