第6章 可编程逻辑器件

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1、单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,*,/21,第,6,章 可编程逻辑器件,6.1,可编程逻辑器件的基本原理,6.2,可编程逻辑器件的设计技术,6.3,可编程逻辑器件的编程与配置,1,第,6,章 可编程逻辑器件,本章概要：本章介绍,FPLA,、,PLA,、,GAL,、,EPLD,和,FPGA,等各种类型可编程逻辑器件的电路结构、工作原理和使用方法，并介绍可编程逻辑器件的编程方法。,知识要点：（,1,）可编程逻辑器件的分类。,（,2,）可编程逻辑器件的结构及特性。,（,3,）可编程逻辑器件的编程方法。,教学安排：本章教学安排,2,学时。由于

2、使用,EDA,手段设计电路及系统时，可编程逻辑器件的编程下载完全由计算机自动完成。因此，本章学习的目的是让读者了解可编程逻辑器件的分类和特性以及编程的初步知识。,2,6.1,可编程逻辑器件的基本原理,PROM,是始于,1970,年出现第一块可编程逻辑器件,PLD,（,Programmable Logic Device,），随后可编程逻辑器件又陆续出现了,PLA,、,PAL,、,GAL,、,EPLD,及现阶段的,CPLD,和,FPGA,等。可编程逻辑器件的出现，不仅改变了传统的数字系统设计方法，而且促进了,EDA,技术的高速发展。,EDA,技术是以计算机为工具，代替人去完成数字系统设计中各种复杂

3、的逻辑综合、布局布线和设计仿真等工作。设计者只需用硬件描述语言完成对系统功能的描述，就可以由计算机软件自行完成处理，得到设计结果。利用,EDA,工具进行设计，可以极大地提高设计的效率。,3,6.1.1,可编程逻辑器件的分类,可编程逻辑器件的密度分类,低密度可编程逻辑,器件,(,LDPLD,),高密度可编程逻辑,器件,(,HDPLD,),可编程逻辑器件,(PLD),PROM,PLA,PAL,GAL,EPLD,CPLD,FPGA,4,1,按集成密度分类,可编程逻辑器件从集成密度上可分为低密度可编程逻辑器件,LDPLD,和高密度可编程逻辑器件,HDPLD,两类。,LDPLD,通常是指早期发展起来的、

4、集成密度小于,700,门,/,片左右的,PLD,如,ROM,、,PLA,、,PAL,和,GAL,等,。,HDPLD,包括可擦除可编程逻辑器件,EPLD,（,Erasable Programmable Logic Device,）、复杂可编程逻辑器件,CPLD,（,Complex PLD,）和,FPGA,三种，其集成密度大于,700,门,/,片。如,Altera,公司的,EPM9560,，其密度为,12000,门,/,片，,Lattice,公司的,pLSI/ispLSI3320,为,14000,门,/,片等。目前集成度最高的,HDPLD,可达,25,万门,/,片以上。,5,2.,按编程方式分类,

5、可编程逻辑器件的编程方式分为两类：一次性编程,OTP,（,One Time Programmable,）器件和可多次编程,M,TP,（,Many,Time Programmable,）器件。,OTP,器件是属于一次性使用的器件，只允许用户对器件编程一次，编程后不能修改，其优点是可靠性与集成度高，抗干扰性强。,M,TP,器件是属于可多次重复使用的器件，允许用户对其进行多次编程、修改或设计，特别适合于系统样机的研制和初级设计者的使用。,6,根据各种可编程元件的结构及编程方式，可编程逻辑器件通常又可以分为四类：,采用一次性编程的熔丝（,Fuse,）或反熔丝（,Antifuse,）元件的可编程器件，如

6、,PROM,、,PAL,和,EPLD,等。,采用紫外线擦除、电可编程元件，即采用,EPROM,、,UVCMOS,工艺结构的可多次编程器件。,采用电擦除、电可编程元件。其中一种是,E,2,PROM,，另一种是采用快闪存储器单元（,Flash Memory,）结构的可多次编程器件。,基于静态存储器,SRAM,结构的可多次编程器件。目前多数,FPGA,是基于,SRAM,结构的可编程器件。,7,3.,按结构特点分类,PLD,按结构特点分为阵列型,PLD,和现场可编程门阵列型,FPGA,两大类。,阵列型,PLD,的基本结构由与阵列和或阵列组成。简单,PLD,（如,PROM,、,PLA,、,PAL,和,G

7、AL,等）、,EPLD,和,CPLD,都属于阵列型,PLD,。,现场可编程门阵列型,FPGA,具有门阵列的结构形式，它有许多可编程单元（或称逻辑功能块）排成阵列组成，称为单元型,PLD,。,8,6.2,可编程逻辑器件的设计技术,6.2.1,概,述,在,PLD,没有出现之前，数字系统的传统设计往往采用,“,积木,”,式的方法进行，实质上是对电路板进行设计，通过标准集成电路器件搭建成电路板来实现系统功能，即先由器件搭成电路板，再由电路板搭成系统。数字系统的,“,积木块,”,就是具有固定功能的标准集成电路器件，如,TTL,的,74/54,系列、,CMOS,的,4000/4500,系列芯片和一些固定功

8、能的大规模集成电路等，用户只能根据需要选择合适的集成电路器件，并按照此种器件推荐的电路搭成系统并调试成功。设计中，设计者没有灵活性可言，搭成的系统需要的芯片种类多且数目大,。,9,PLD,的出现，给数字系统的传统设计法带来新的变革。采用,PLD,进行的数字系统设计，是基于芯片的设计或称之为,“,自底向上,”,（,Bottom-Up,）的设计，它跟传统的积木式设计有本质的不同。它可以直接通过设计,PLD,芯片来实现数字系统功能，将原来由电路板设计完成的大部分工作放在,PLD,芯片的设计中进行。这种新的设计方法能够由设计者根据实际情况和要求定义器件的内部逻辑关系和管脚，这样可通过芯片设计实现多种数

9、字系统功能，同时由于管脚定义的灵活性，不但大大减轻了系统设计的工作量和难度，提高了工作效率，而且还可以减少芯片数量，缩小系统体积，降低能源消耗，提高系统的稳定性和可靠性。,10,IEEE,标准的,HDL,（如,VHDL,和,Verilog HDL,）给,PLD,和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为,“,自顶向下,”,（,Top-Down,）的设计法。自顶向下的设计采用功能分割的方法从顶向下逐次将设计内容进行分块和细化。在设计过程中采用层次化和模块化将使系统设计变得简洁和方便，其基本设计思想如图,7.15,所示。层次化设计是分层次、分模块地进行设计描述。描述器件

10、总功能的模块放在最上层，称为顶层设计；描述器件某一部分功能的模块放在下层，称为底层设计；底层模块还可以再向下分层，直至最后完成硬件电子系统电路的整体设计。,11,系统设计,模块,A,模块,B,模块,C,模块,A1,模块,A2,模块,A3,模块,B1,模块,B2,模块,B3,模块,C1,模块,C2,模块,C3,“,自顶向下,”,设计法示意图,12,6.2.2,可编程逻辑器件的设计流程,可编程逻辑器件的设计流程包括设计准备、设计输入、设计处理和器件编程四个步骤以及相应的功能仿真、时序仿真和器件测试三个设计验证过程。这个设计流程与第,1,章,1.2,节中叙述的,EDA,设计流程基本相同，这里不再重复

11、。,6.2.3,在系统可编程技术,在系统可编程（,In-System Programmable,，简称,ISP,）技术是,20,世纪,80,年代末,Lattice,公司首先提出的一种先进的编程技术。在系统可编程是指对器件、电路板或整个电子系统的逻辑功能可随时进行修改或重构的能力。支持,ISP,技术的可编程逻辑器件称为在系统可编程器件（,ISP-PLD,），例如,Lattice,公司生产的,ispLSI1000 ispLSI8000,系列器件属于,ISP-PLD,。,13,6.2.4,边界扫描技术,边界扫描测试,BST,（,Boundary-Scan Testing,）是针对器件密度及,I/O,

12、口数增加，信号注入和测取难度越来越大而提出的一种新的测试技术。它是由联合测试活动组织,JTAG,提出来的，而后,IEEE,对此制定了测试标准，称为,IEEE 1149.1,标准。边界扫描测试技术主要解决芯片的测试问题。,14,6.3,可编程逻辑器件的编程与配置,由于可编程逻辑器件具有在系统下载或重新配置功能，因此在电路设计之前就可以把其焊接在印刷电路板上，并通过电缆与计算机连接。在设计过程中，以下载编程或配置方式来改变可编程逻辑器件的内部逻辑关系，达到设计逻辑电路目的。,前常见的可编程逻辑器件的编程和配置工艺包括基于电可擦存储单元的,E,2,PROM,或,Flash,技术的编程工艺、基于,SR

13、AM,查找表的编程单元的编程工艺和基于反熔丝编程单元的编程工艺三种。,15,6.3.1 CPLD,的,ISP,方式编程,ISP,方式是当系统上电并正常工作时，计算机就可以通过,CPLD,器件拥有的,ISP,接口直接对其进行编程，器件被编程后立即进入正常工作状态。,CPLD,的编程和,FPGA,的配置可以使用专用的编程设备，也可以使用下载电缆。例如用,Altera,公司的,ByteBlaster,（,MV,）并行下载电缆，将,PC,机的并行打印口与需要编程或配置的器件连接起来，在,MAX+plusII,工具软件的控制下，就可以对,Altera,公司的多种,CPLD,和,FPGA,进行编程或配置。

14、,16,JTAG,接口本来是用作边界扫描测试（,BST,）的，把它用作编程接口则可以省去专用的编程接口，减少系统的引出线。,采用,JATG,模式对,CPLD,编程下载的连线如图所示。这种连线方式既可以对,CPLD,进行测试，也可以进行编程下载。,CPLD,编程下载连线图,TCK,TDO,TMS,TDI,Altera,MAX7000,系列器件,GND,VCC,2,4,10,1,3,5,9,1k,1k,1k,17,由于,ISP,器件具有串行编程方式，即菊花链结构，其特点是各片共用一套,ISP,编程接口，每片的,SDI,输入端与前一片的,SDO,输出端相连，最前面一片的,SDI,端和最后一片的,SD

15、O,端与,ISP,编程口相连，构成一个类似移位寄存器的链形结构。因此采用,JTAG,模式可以对多个,CPLD,器件进行,ISP,在系统编程，多,CPLD,芯片,ISP,编程下载的连线如图所示。,多,CPLD,编程下载连线图,GND,VCC,2,4,10,1,3,5,9,1k,1k,1k,TDO,TDI,TCK,TMS,TDO,TDI,TCK,TMS,TDO,TDI,TCK,TMS,Altera,的,MAX7000,系列器件或其他,JTAG,器件,18,6.3.2,使用,PC,机的并口配置,FPGA,基于,SRAM LUT,结构的,FPGA,不属于,ISP,器件，它是以在线可重配置方式,ICR,

16、（,In Circuit Reconfigurability,）改变芯片内部的结构来进行硬件验证。利用,FPGA,进行电路设计时，可以通过下载电缆与,PC,机的并口连接，将设计文件编程下载到,FPGA,中。,使用,PC,机的并口通过,ByteBlaster,下载电缆对多个,FPGA,器件进行配置的电路连接如图,7.24,所示。,19,多,FPGA,芯片配置连线图,VCC,2,4,10,1,3,5,9,1k,1k,CONF_DONE,nSTATUS,DCLK,nCEO,MSEL1,MSEL2,nCE,DATA0,nCONFIG,CONF_DONE,nSTATUS,DCLK,nCEO,MSEL1,MSEL2,nCE,DATA0,nCONFIG,1k,1k,1k,20,6,本章小结,可编程逻辑器件,(PLD),是,20,世纪,80,年代以后迅速发展起来的一种新型半导体数字集成电路，其最大特点是可以通过编程的方法设置其逻辑功能。本章重点在于介绍各种,PLD,在电路结构和性能上的特点，以及它们用来实现哪些逻辑功能，适用在哪些场合。,到目前为止，已经开发的,PLD,有,PLA,、,PAL,、,GA