工学微机原理课件

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1、单击此处编辑母版标题样式,,,*,单击此处编辑母版文本样式,,第二级,,第三级,,第四级,,第五级,,,单击此处编辑母版标题样式,,单击此处编辑母版文本样式,,第二级,,第三级,,第四级,,第五级,,,,*,单击此处编辑母版标题样式,,单击此处编辑母版文本样式,,第二级,,第三级,,第四级,,第五级,,,,*,工学微机原理,,工学微机原理工学微机原理2 . 1 8086/8088 微处理器的工作模式、引脚信号 2.1.1 8086/8088 微处理器的两种工作模式,,8086/8088 微处理器有两种工作模式：最大模式和最小模式。,,用 8086/8088 构成系统时，可以通过它的引脚

2、MN / 来选择,,两种不同的系统模式，以构成两种不同的应用系统，见图 2.1。,,最小组态模式：当 MN/ 接高电平时，处于最小模式；,,构成小规模的应用系统，一般用于单板机控制系统，在最小组态,,模式下，系统的总线控制信号直接由 8088/8066 来产生，因此，,,整个系统的控制线路较为简单。,,最大组态模式：当 MN/ 接低电平时，处于最大模式，,,构成大规模的应用系统，一般用于系统机，如构成带数值运算协,,处理器 8087、带输入输出协处理器的 8089 系统，构成由多个,,8088 组成的多主机系统。在最大组态模式下，系统的总线控

3、制信,,号由总线控制器 8288 和 8088 共同形成。,,2,2 . 1 8086/8088 微处理器的工作模式、引脚信号,,,2.1.1 8086/8088 微处理器的两种工作模式,,8086/8088 微处理器有两种工作模式：最大模式和最小模式。,,用 8086/8088 构成系统时，可以通过它的引脚 MN / 来选择,,两种不同的系统模式，以构成两种不同的应用系统，,见图 2.1。,,最小组态模式：当 MN/ 接高电平时，处于最小模式；,,构成小规模的应用系统，一般用于单板机控制系统，在最小组态,,模式下，系统的总线控制信号直接由 8088/806

4、6 来产生，因此，,,整个系统的控制线路较为简单。,,最大组态模式：当 MN/ 接低电平时，处于最大模式，,,构成大规模的应用系统，一般用于系统机，如构成带数值运算协,,处理器 8087、带输入输出协处理器的 8089 系统，构成由多个,,8088 组成的多主机系统。在最大组态模式下，系统的总线控制信,,号由总线控制器 8288 和 8088 共同形成。,,,2,,2.1.2 8088 微处理器的两种状态下引脚的定义,8088 在两种组态下的引脚定义,见图 2.1,，由于 8088 是一种,,准 16 位微处理器，数据总线 16 位，外部数据总线 8 位，引脚,,AD,0,

5、－AD,7,为 数据/地址 复用线，引脚 24,#,－31,#,在两种状态下分,,别有不同的意义，不加括号的定义为最小组态引脚的定义，加括,,号的定义为最大组态引脚的定义；应用时，最小和最大组态有不,,的总线形成方法。,,,1. 8088 微处理器最小组态的引脚,,（1）地址/数据线引脚，引脚 16,#,－9,#：,8088 采用地址/数据分,,时复用方法。,,AD,0,－AD,7,：为数据/地址复用线，双向、三态。这些引脚在,,第一个周期输出存储 ( 或 I/O 设备端口 ) 的地址低 8 位 A,0,－A7,7,，,,其它时间用于传送数据 D,0,－D,7,。,,A,8,－A,15,：

6、输出、三态，不作复用，作为访问存储器或外设,,的地址。,,3,,（2）地址/状态引脚，引脚 35,#,－38,#,。,见图 2.1,,A,16,/S,3,－A,19,/S,6,：为地址/状态复用引脚，输出三态，在总线周期 T,1,时输出存储器的地址 A,16,－A,19,，在总线周期 T,2,、T,3,、T,4,时输出状态信息 S,3,－S,6,。,,S,6,= 0时，8086/8088总线相连，S,6,= 1时，8086/8088 与总线不相连。,,S,5,= 0时，表示 CPU 中断已关闭；S,5,= 1时，表示 CPU 中断已开放。,,S,4,S,3,的组合表示当前正在使用哪个段寄存

7、器 ，,见表,2.1,。,,,,（3）读写控制线引脚可以通过它的引脚 MN/ 来选择两种不同的系统模式，以构成两种不同的应用系统。,,最小组态模式：当 MN/ 接高电平时，处于最小模式；构成小规模的应用系统，一般用于单板机控制系统，在最小组态模式下，系统的总线控制信号直接由 8086/8066 来产生 。,,4,,引脚 32,# ：,读控制，输入有效时低电平时，CPU 从存储器或从I/O 端口读入数据。,见图2.1。,,引脚 29,# ：,写控制，输入有效时低电平时，将数据写入存储器或写入 I/O 端口。,,IO/ 引脚 28,#,：I/O 访

8、问或存储器访问，输出高电平时，CPU 将访问 I/O 端口，这时地址总线 A,0,－A,15,提供 16 位 I/O 端口地址，输出低电平时，CPU 将访问存储器，地址总线 A,0,－A,19,提供址。,,ALE 引脚25,#:,地址锁存允许：输出高电平,复用引脚AD,0,－,,AD,7、,A,16,/S,3,－A,19,/S,6,正在传送地址信息，时间很短，统利用此脚锁存地址。,,READY 引脚22,#：,准备就绪：高电平有效，表示被访问的存储器或 I/O 端口已经准备好，CPU 不需要等待。,,5,,DT/ 引脚 27,# ：,数据发送与接收：输出高电平，CPU 发,,送数据，

9、输出低电平时，表示 CPU 接收数据。,见图2.1。,,,引脚 26,# :,数据允许：低电平有效时，该脚输出低电,,平时，表示数据总线正在传送数据，用来控制对总线的驱动。,,IO/　 、RD、WR 引脚 27,#,－29,#,：构成微机系统的基本信,,号，合形成 4 个基本总线操作周期：存储器读、存储器写、IO,,读和 IO 写。,,引脚 34,# ：,最小组态模式下的状态输出信号，与 IO/,,和 DT/ 一道进行编码，指示 CPU 在最小组态模式下的 8 种,,工作状态，,见表2.2。,,（4）电源线引脚 40,# ：,8086 用单一的电源 +5V,,地线：引脚 1

10、,#,和引脚 20,#,，这两个引脚为地线 GND。,,6,,,,（5）请求与响应引脚，,见图2.1,,INTR引脚 18,#：,可屏蔽中断请求：输入高电平有效，设备 申,,请可屏蔽中断。,,,引脚 24,#：,可屏蔽中断响应，输出低电平有效,来自INTR引脚的中断请求已经被CPU响应，CPU已经进入了中断服务。,,NMI 引脚 17,#：,不可屏蔽中断请求，输出升沿有效时，向CPU申请不可屏蔽中断。,,HOLD 引脚 31,#：,总线保持（总线请求），输入高电平有效,总线请求设备向CPU申请占有总线，回到低电平时，设备对总线的使用已经结束，CPU收回对总线的控制权。,,,7,,2．8088

11、 最大组态下引脚的定义,,8088 地址线/数据线，在最大组态与最小组态相同，不同的是一些控制信号，变成输出操作编码的信号，用括号的标示的部分，产生系统控制信号。,见图2.1。,,、 、 ：3 个状态信号，输出，编码指示 CPU 最大组态 8 种工作状态,,见表 2.3,。,,QS0、QS1：指令队列状态信号，输出编码反应队列状态,,。,见表 2.4,。,,LOCK：总线封锁，输出低电平时，封锁其它总线请求,到指令执行完毕。,,/ ， / 总线请求/总线同意信号，设备请求总线时，该引脚向 CPU 发 1 负脉信号，收到后回答个负脉 ，表

12、示响应，释放总线，设备可接管总线。,,,,8,,2.1.3 8086 微处理器两种状态下的引脚的定义,,8086 在两种组态下引脚定义，除引脚2#－8#、39#、34,,不,,同外，其它引脚与 8088 基本相同，,见图2.2 。,,,1. 地址/数据线引脚：引脚 1,#,－引脚 16,#,。,,AD,0,－AD,15,：为 数据/地址 复用线，双向、三态；可作,,为与存储器、外设交换数据信息的数据线 D,0,－D,15,，又可作为访,,问内存、访问外设的地址信息线 A,0,－A,15,，分时使用。,,,2.,地址/状态引脚：,引脚 35,#,－引脚 38,#,,A,16,/S,3,－A,

13、19,/S,6,：为地址/状态复用引脚，输出、三态,,,3.读写控制引脚：,/S7：引脚 34,# ，,高 8 位数据总线 允许,,/状态 复用引脚，T,1,状态，输出 BHE 信号，表示高 8 位数据线,,D,8,－D,15,上的数据有效；T,2,、T,3,、T,W,和 T,4,状态，引脚输出信号,,S,7,。,,M/ ：引脚 28,# ，,存储器或 IO 端口访问信号，输出低,,电平时，表示 CPU 正在访问 I/O 端口，输出高电平时，表示,,CPU 正在访问内存，其余的读写控制引脚与 8088 相同。,,,9,,,2.1.4 8086/8088 最小组态下的总线的形成,,

14、,1. 8位数据总线：,见图 2.3,。,,采用 Intel 8286 数据收发器进行驱动，朝两个方向驱动数,,据，发送时，CPU 发送数据，接收时，CPU 从总线接收数据，,,因此称为三态双向缓冲器，芯片有两个控制引脚：,,(1) T 脚：控制数据的驱动方向，有效时，向发送方驱动，,,无效时，向接收方驱动。,,(2) 脚：控制方向，有效时，允许数据输出，无效时，输,,出呈高阻。数据收发器还有 8287、74LS245 等。8287 与此同时,,8286 相同，只是两个方向上的输出均为相反；74LS245 用 DIR,,来标识方向控制，用 G 来标识输出控制端。,,,2. 20

15、位地址总线：,,采用三态透明锁存器 8282 进行锁存和驱动，地址线 A,0,－A,7,、,,A,16,－A,19,与数据线分时复用，地址信息只有在 T,1,时出现，必须,,及时进行锁存，要对 A,0,－A,19,进行驱动，增强负载能力，采用 3,,个 8282 锁存器来锁存，驱动地址总线，8282 有 8 位输出输入。,,,,10,,8282两个控制端：,见图 2.3,,(1) STB：选通控制端，用来控制数据锁存。,,(2) ：输出允许控制端，用来控制数据输出。,,“三态”：指芯片有三态输出能力，输出允许控制端有效时，允许数据输出，输出允许控制端无效时，不允许数据输出（输出

16、引脚呈高阻态）。,,“透明锁存器”：有效电平控制下（ 8282 是 STB 信号为高电平有效）输入信号可以直达输出端。当控制无效时（ 8282 是 STB 信号为低电平），数据被锁存。,,,3. 系统控制信号:,,,由 8088 引脚直接提供，如：IO/ 、 、和 。,,,,11,,,,2.1.5 8086/8088 最大组态下的总线的形成,,,以 IBM－PC/XT 为例，介绍最大组态下系统总线的形成，见,图 2.4,。,,1. 系统地址总线,,采用两个锁存器 74LS373 和一个单向锁存器 74LS244，两个锁存器 74LS373，用于地址 A,1

17、2,－A,19,及 A,0,－A,7,的锁存和驱动（实际上 A,12,－A,15,可不锁存）,由 8288 输出的 ALE 进行控制，单向锁存器 74LS244，用于地址 A,8,－A,11,的锁存和驱动。,,锁存器 74LS373 和地址输出由 DMA 应答电路提供的 AENBRD信号进行控制 ( AENBRD 信号，连接到锁存器74LS373、74LS244的 端)，当AENBRD信号有效时，表示DMA 提供的地址有效，DMA控制器占用总线，两种锁存器输出呈高阻状态，不允许CPU向总线输出地址。,,,12,,返回本章目录,,2. 系统的数据总线：,见图 2.4,。,,通过缓冲器

18、74LS245 形成与驱动，74LS245 由 8288 的控制,,信号 DT/R连到74LS245 的控制端 DIR，控制数据的驱动方向，,,高电平时控制 CPU 向总线发数据，低电平时控制 CPU 从总线接,,收数据，8288 的 DEN 端，经反向后连接到 74LS245 数据输出控,,制端G，低电平时允许向两个方向输出数据，高电平时输出高阻。,,3. 系统的控制总线：,见图 2.4,。,,由总线控制器 8288 形成，8088 的输出引脚 S,0,－S,2,连接到总,,线控制器 8288 的 S,0,－S,2,通过 8288 的译码产生以下的控制信号。,,“命令” 信号： I/O 写

19、、I/O读，存储器写、存储器读和中断,,响应，低电平有效，分别用于读写操作、中断响应，形成系统的,,控制总线。,,“控制” 信号： ALE、DT/R 和 DEN，用来控制系统的地址,,和数据总线，包括锁存地址、控制数据驱动方向、允许数据从驱,,动器输出，意义与最小组态下的情况基本相同，唯一不同的是,,8288产生的 DEN 高电平有效。,,13,,2 . 2 8088 总线时序,,2.2.1 8088 最小组态下的总线时序,,,1.,最小组态下的写总线时序：,见图 2.5,。,,写总线周期为 CPU 向外设端口，存储器写数据一次操作,,时序，包含 T,1,－T,4,4个机器周期，，当外设

20、存储器速度慢,,于CPU时，还可在T,3、,T,4,之间插入多个 T,W,等待周期。,,,( 1 ) T,1,状态,： CPU 输出 I/O 地址或存储器地址，进行读,,操作时，引脚 IO/M 指示本次的对象，低电平时，写到存储器中，,,高电平时，写到外设，T,1,时 CPU 10,#,－16,#,脚的 AD,7,－AD,0,、A,8,,－A,15,复用线的 35,#,－38,#,脚 A,19,/S,6,－A,16,/S,3,发出地址 20位信息；,,为了锁存复用总线上的地址，ALE 同时输出有效的正脉冲，下,,降沿用来锁存地址，DT/R 输出高电平，控制数据向总线方向驱,,动，CPU 进行

21、写操作。,,,,14,,,见图 2.5,,（2）T,2,状态,：输出控制信号: 进行写操作时，复用线 10,#,,－16,#,脚 AD,7,－AD,0,输出数据，复用线 35,#,－38,#,脚 A,19,/S,6,－A,16,/S,3,输出 CPU 状态，A,8,－A,15,地址信息保持，WR 输出有效电平低电平，外设或存储器接收总线上的数据，DEN也输出有效电平低电平，用来选通数据收发器对数据进行驱动。,,,（3）T,3,、,T,W,状态：,检测数据是否能够完成，T,3,状态时，IO/M、DEN、WR、DT/R 继续有效，地址信息和数据信息继续维持，CPU 在 T,3,的上升沿，测试 RE

22、ADY 信号，为无效信号低电平，表示 CPU 将访问的外设或存储器未准备好，CPU 在 T,3、,T,4,之间插入 T,W,等待状态，READY 若为有效信号高电平，外设或存储器已经准备就绪，这里进入 T,4,状态， 将数据写入外设或存储器。处于 T,W,状态时，数据、地址、控制信号延续T,3,状态。,,,（4）T,4,状态：,完成数据写入，转为无效数据写入已经完成，CEN 转为无效，数据从总线上撤除，数据驱动器停止输出。,,15,,,2.,最小组态下的读总线时序:,见图 2.6,。,,CPU 从外设端口，存储器读取一次数据的操作时序；包含 T,1,－T,4,的 4 个机器周期，；当外设、存储

23、器的速度慢于 CPU 时，还可在 T,3,、T,4,之间插入多个 T,W,等待周期；与写周期主要在 T,2,状态的不同。,,（1）T,2,状态： A,16,/S,3,－,,A,19,/,,S,6,上的地址信号撤除，出现 S,3,－S,6,信号，数据总线呈高阻状态，CPU 不再控制总线；复用线 AD,0,－AD,7,输入外设或存储器送来的数据。,,信号变成有效低电平，选通存储器或选通外设端口，读入送来的数据。,,信号变成有效低电平，选通数据收发器 8286，通过 DT/ 控制向 CPU 方向驱动数据，进行读数据操作时，系统总线的状态，由外部数据决定，T,4,前沿对数据总线进行采样；如

24、果外设或存储器不能及时提供数据，通过 READY 向 CPU 发无效信号低电平，请求等待，此时，CPU 在 T,3,、T,4,之间插入若干 T,W,。,,,16,,,见图 2.6,,(2) T,1,状态：IO/ 指示是从外设读还是从存储器读数据。,,10,#,－16,#,脚 AD,7,－,,AD,0,、A,8,－A,15,、复用线 35,#,－38,#,脚 A,19,/S,6,－,,A,16,/,S3,发出地址 20 位信息。ALE 输出正的有效脉冲。,,DT/ 输出低电平，表示 CPU 进行写操作，控制数据,,收发器向总线方向驱动数据。,,(3) T,3,状态：外设端口

25、或存储器已经准备就绪，不需等待，,,那么外设或存储器，将数据送到总线上。如外设端口或存储器,,没有准备就绪，向READY发一个低电平，CPU 在 T,3,、T,4,之间,,插入若干 T,W,来等待外设或存储器，向总线送数据。 测试,,READY，发现高电平时 T,W,结束，进入 T,4,状态。,,(4) T,4,状态：CPU 已经完成对数据的输入， 变为无,,效的高电平； 转为无效的高电平，数据驱动器停止工作。,,17,,,2.2.2,8088 最大组态下的总线时序,,,8088 若采用最大组态，许多控制信号不再由 8088 直接提供，,,由 8288 总线控制

26、器来提供，系统总线由 8088 与 8288 共同形成。,,对于控制信号，要分清是来自 8088，还是来自 8288。8088 最大,,组态下的总线写周期时序见,图 2.7,，读周期时序见,图 2.8。,,,1. —,,8088 在最大组态下，引脚输出 3 位状态编码，送往 8288 控,,制器，进行译码，译出总线周期各个控制信号。,,2. 8288产生的控制信号,,存储器读控制， 为 I/O 口读控制，其时序与,,最小状态下的 时序基本相同。在 PC/XT 微机中，,,被定义为 ， 被定义为

27、　 。,,存储器写控制， 为 I/O口写控制，其时序与,,最小状态下的时序基本类似，比 滞后一个时钟周期。,,,,,18,,,超前存储器写控制、 超前 I/O 口写控制，,,其时序与最小状态下　　 时序基本类似，相应比 、,,超前一个时钟周期；PC/XT 微机中 被定义,,为 ， 被定义为 。,,中断断响应：在中断断响应周期有效。,,3. DEN 信号,,它为 8288 的数据

28、输出允许信号，高电平有效，与最小状态低电平有效不同。,,,、,,、,,、,,返回本章目录,,19,,2．3 80286 微处理器,,80286 微处理器是 Intel 公司，在 1982 年推出的高性能的,,16 位微处理器；80286 芯片集成了 13 万个晶体管，在 8086 的基,,础上增加了存储处理单元。8MHz 频率工作，外部有 68 个引脚，,,封装成 PGA 和 LCC 两种形式，与 8086 的引脚大部分相同，少,,数不同。其芯片封装示意图，,见图 2.9。,,芯片引脚功能，,见表2.5,。,,,1. 地址线 24 根 A,0,－A,23,,：,,286 具有 16MB 的寻

29、址范围，,,用于 I/O的地址线 16 根，64K 个 8 位 I/O 端口。,,,2. 数据线 16 根 D,0,－D,15,,：,,286 的地址线与数据线分离，没,,有采用复用方式。,,,3. S,0,、S,1,：,为两个总线周期状态输出信号,。,,,4.,COD/,：,是代码或中断响应信号,。,,,5. M/,：,是存储器或 I/O 端口选择信号。,,。,,,,20,,,见表2.5,,6. PEREQ:,是协处理器 8086、80287 操作数请求输入信号。,,,7.,PEACK :,是协处理器 8086、80287 操作数响应输入信号。,,8.,BUSY ：,表示协处理器 8086

30、、80287 忙.与浮点指令 ESC，WAIT 指令配合使用。,,,9. ERROR ：,输入有效信号，表示协处理器8086、80287出错。,,10. V,SS,是电源的负极，就是系统地线。,,,11. NC,没有连接使用的脚（NO Connection）。,,286 具有 “实地址方式” 和 “保护虚地址方式” 两种工作方式，简称为 “实方式” 和 “保护方式”。,,实地址方式，用于向上兼容 8086，此时 80286 的 24 根地址线，只有低 20 位地址有效，其寻空 和寻址方法与 8086 相同。,,保护虚地址方式，体现了,80286,的特色，,24,根地址线全部有效，

31、可寻址,16M 。,返回本章目录,,21,,,2.4 80386微处理器,,,,80386 是 Intel 公司，在 1985 年推出的 32 位微处理器，片内集成了 27.5 万个晶体管，132 个引脚 PGA 封装。,,80386的结构图，,见图 2.10,。,,32 根地址线，寻址能力达 4GB；系统采用流水线和指令重叠技术，虚拟存储技术，存储管理分段分页技术；采用了高速缓存结构，提供 32 位指令，支持 8、16、32 位数据类型；最大数据传输速率为 32 Mbps。,,片内集成存储管理部件 MMU，支持虚存和特权保护，通过浮点协处理器 80387 实现浮点数据的高速处理；386

32、 CPU 由总线接口部件，指令预取部件，指令译码部件，控制部件、数据部件，保护部件，分段部件和分页部件组成。,,,,22,,,,80386 CPU 芯片内部组成，,见图 2.10,。,,1.总线接口部件,：是 80386 CPU 芯片与外部器件之间的接口；,,,2.指令预取部件,：预先从存储器中取出指令，放在指令队列,,中，而队列由预取队列和预取单元组成；预取单元主要管理预取,,指针和段预取界限，进入预取队列的指令，送到译码器进行译码。,,,3.指令译码部件,：从预取部件中读预取的指令并译码，放在,,指令队列中，供执行部件使用。,,,4.数据部件：,包括 1个算术逻辑部件 ALU、8 个 32

33、位的通用,,寄存器，1个 64 位的移位器和 1 个乘法器；,,,5.分段部件,：1 个地址加法器，高速缓存器，段描述器。,,,6.分页部件,：1 个地址加法器，高速缓存器，页描述器，将,,分段部件或代码部件产生的地址转换成物理地址。,,,7.控制部件,：在 ROM 中存放有微代码，译码器给控制部件,,提供微代码的入口地址，控制部件按照微代码来执行相应的操,,作。,,,返回本章目录,,23,,2 . 5 80486 微处理器,,Intel 公司 1989 年，推出 32 位 80486 微处理器，片内集成了 120 万个晶体管，有 168 条引脚，网格阵列式封装。,,,1. 80486 的

34、特点,,（1） 80486 首次采用了精简指令系统 RISC 技术，这样有效地减小了指令的时钟周期个数，能够在一个指令周期，内可以完成一条指令。,,（2） 80486 首次将协处理器 80387、高速缓存 Cache，集成在 80486 芯片内，形成一个芯片；运算速度和数据的存取速度大大的提高。,,（3） 80486 增加了多处理机指令，增强了多重处理系统。,,,2. 80486 的基本结构,,80486 在原来 80386 的基础上，增加了两个部件：高性能浮点运算部件 FPU 和高速缓冲存储器 Cache。,,,24,,（1）浮点运算部件：把 80386 的协处理器 80387，集成在804

35、86 芯片内，使其具有浮点处理能力，缩短 CPU 80486 与运算部件之间的通讯时间，提高了运算能力，是 80387 的 2.8 倍。,,（2）高速缓存 Cache：80486 芯片内的高速缓存是数据和指令共用，可以存放数据，也可以存放指令，共 8K。,,（3）80486 在高速缓存与浮点运算部件之间，采用了 32 位总线相连，两条 32 位的总线可作为一条 64 位的总线使用。,返回本章目录,,25,,,2．6 Pentium 系列微处理器,,1．Pentium,微处理器,,1993 年 Intel 公司推出了 Pentium 32 位微处理器，其系统结构有了很大的突破，与 80,×,8

36、6 系统微处理器兼容，32 位地址总线和 64 位数据总线；CISC 体系结构和 RISC 体系结构的结合；片内有多个指令处理单元，多条指令处理流水线，速度大大提高；芯片内全新设计的浮点运算器 FPU，采用了超级流水线技术，分支指令预测，预先安排指令的动态顺序，大大地提高了流水线的效率。,,2．Pentium II,微处理器,,1997 年 Intel 公司，推出 Pentium II 微处理器，继承了 Pentium Pro，利用 MMX 多媒体技术，进行单指令流多数据流 SIMD 处理，可并行处理 8个 8 位数据或 4个 16 位数据或 2 个 32 位数据；新增 4 种数据类型，57

37、条新指令；8 个 64 位的 MMX 寄存器；512KB 的 L2 Cache 与 CPU 分离，芯片内的 L1 Cache 增到 32KB，16KB 代码 Cache，16KB 数据 Cache；CPU 插座采用 Slot 接口标准。,,26,,3．Pentium III,微处理器,,1999 年 Intel 公司，推出 Pentium II 微处理器，芯片内集,,成了950 万到 2800 万个晶体管；结构与 Pentium II 类似；256KB,,的 L2 Cache 集成到芯片内；核心运算部件的数据通路由 64 位提,,高到 256 位；增加 70 多条单指令多数据扩展 SSE

38、 指令和 8 个,,128 位单精度浮点数寄存器，保留了 57 条 MMX 指令，首次设,,置了处理器序列号 PNS。,,4．Pentium IV,微处理器,,2000 年 Intel 公司，推出 P4 微处理器，芯片内集成了4200 万,,个晶体管，423 个引脚 Socket 插座；2 条超标量流水线，快速双倍,,频的算术逻辑部件 ALU 比普通的 ALU 速度提高一倍；增加 144,,条新指令，数据流单指令多数据扩展 SSE2，用于加速视频，音频,,和三维处理；支持双倍速率的 SDRAM，最大容量达 2GB。,,,,,本章结束,,返回目录,,27,,返回8,返回7,返回6,返回5

39、,图,2.1 8088 CPU,的引脚图,,返回4,返回3,返回2,,28,,图2.2 8086 CPU 的引脚图,返回9,,29,,图 2.3 8088 最小组态下的总线形成,返回10,返回11,,30,,,图,2.4 8088,最大组态下的总线形成,,返回12,返回13,,31,,图,2.5 8088,最小组态下的写总线周期时序图,,返回14,返回15,,32,,图2.6 8088 最小组态下的读总线周期时序图,,返回16,返回17,,33,,图2.7 8088 最大组态下的写总线周期时序图,返回18,,34,,图2.8 8088 最大组态下的读总线周期时序图,返回18,,35,,,图,2.9 80286,芯片封装,,返回20,,36,,,图,2.10 80386CPU,内部结构图,,返回22,返回23,,37,,表 2.1 s4 s3的编码意义,返回4,,38,,表,2.2,最小组态下的状态编码,,返回6,,39,,表,2.3 –,的编码意义,,返回8,,40,,,表,2.4 QS0,、,QS1,编码,,返回8,,41,,,表,2.5 80286,引脚的含义,,返回21,,42,,Thank You,世界触手可及,携手共进，齐创精品工程,