微型计算机原理与应用课件

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1、单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,本教案内容,第,9,章,定时/计数器8253应用设计,8253,的引脚功能及特点,8253的原理结构及工作原理,8253的控制字及工作方式,8253与系统总线的接口方法,8253的应用设计,引脚名,功 能,连接去向,数据总线（双向）,CPU,片选信号,译码电路,读信号,CPU,写信号,CPU,端口地址,CPU,3个计数通道的时钟,（计数脉冲）,外部,3个计数通道的控制信号,外部,3个计数通道的输出信号,外部,Vcc,电源（+5V）,/,GND,地,/,Intel公司生产的可编程定时/计数器8253 采用24

2、脚的DIP封装，用作为分频器、定时信号产生器等,。,表 8253引脚定义,8253的引脚功能及特点,可编程定时/计数器8253的原理结构图,8253的原理结构及工作原理,定时/计数器,8253一共有三个独立的计数通道（也称计数器）：,计数器0、,计数器1、计数器2。,8253编程模型,8253编程模型,每个计数通道的内部结构如下图所示，在每个计数通道中主要包含四个部件：,计数寄存器CR（Conut Register,16位）、,计数工作单元CE（Counting Element,16位）、,输出锁存器OL（Output Latch,16位）、,控制字寄存器（Control Word Regis

3、ter，8位）。,8253的原理结构及工作原理,每个计数通道还有三个输入输出信号：时钟（计数脉冲）CLKx（输入）、,控制信号GATEx（输入）、,输出信号OUTx（输出）。,定时/计数器8253占用4个端口地址，,：,寻 址,0 0 计数通道0,0 1 计数通道1,1 0 计数通道2,1 1 控制字寄存器,8253的原理结构及工作原理,其中控制字寄存器共用一个端口地址，由控制字中的 位来指定寻址哪个计数通道，其它3个计数通道各占用一个端口地址。为本章说明方便，将这四个地址分别用COUNTA、COUNTB、COUNTC和COUNTD表示。,通过计数通道的端口地址可以访问通道中的CR、OL，当对

4、通道进行写操作时，实际上表示将计数初值（即时常数）写入CR；当对通道进行读操作时，表示将从OL中读取计数值。,定时/计数器8253一共有6种工作方式，由控制字寄存器的内容来设定。方式控制字如下图所示。,8253的控制字,图 8253的方式控制,三个计数通道共用一个端口地址，由控制字中的位,(即 )来确定计数通道：,含 义,0 0 计数通道0,0 1 计数通道1,1 0 计数通道2,1 1 保留,8253的控制字,方式控制字的位 （即 ）用于设定计数通道的读写规则：,含 义,0 0计数通道的锁存命令，即将当前CE的内容锁存到OL,0 1只读写CR或OL的低8位,1 0只读写CR或OL的高8位,1

5、 1先读写CR或OL的低8位，再读写高8位,方式控制字的 位（）用于设定计数通道的工作方式：,含 义,0 0 0 方式0,0 0 1 方式1,1 0 方式2,1 1 方式3,1 0 0 方式4,1 0 1 方式5,方式控制字的最低位 （即BCD位）用于指定读写数据的格式，当BCD=0时，表示读写数据为二进制数，当BCD=1时，表示读写数据为两位十进制数。,8253的控制字,CLK脉冲：是指CLK上从上升沿到下降沿的时间，,计数器：与计数通道的含义一致，,时常数：是指通过指令写入到计数器的值，可以理解成计数器的初值。,8253的工作方式,1方式0 计数达到终值时中断,功能：,方式0可以实现设定一

6、个确定的时间t0，当到达时间t0时，需要进行某种操作。,在方式0下，当写入方式控制字后，相应的OUT端输出变为低电平，直到计数器达到0时变为高电平，表示达到了定时的时间。当再次写入时常数时，开始一个新的定时过程。,输入控制信号GATE可以暂停计数操作，来加长定时的时间（在时常数不变的情况下）,当GATE0时，表示相应的计数器暂停计数；,当GATE1时，表示相应的计数器正常计数。,图 GATE=1情况下方式0计数过程,图 利用GATE信号加长OUT端的低电平宽度,图 利用写入新的时常数加长OUT端的低电平宽度,方式0具有下列一些特点：,在向8253置方式字或置时常数时，,OUT,输出变成低电平；

7、,置入时常数后，下一个,CLK,脉冲，使,CR,内容(初值)置入计数单元；,在后续,CLK,脉冲,进行“减1”计数；,当计数至0时,OUT,由低变高,并继续计数,从0到0,FFFFH；,上述计数过程要受,GATE,控制,当,GATE1,时允许计数，当,GATE0,时则暂停计数；,正常情况下，即,GATE=1，,对计数器置入时常数,N,时，要经过,N1,个时钟周期才能使,OUT,输出高电平；,OUT,端由低变高信号可用作为中断请求信号，表示已达到了预定的时间；,在计数过程中，如,GATE,变为低电平，这时只是暂停计数，等待,GATE,信号变为高电平后，计数器继续“减1”计数。,例题，向8253的

8、 11B的地址写入0011 0000B，则表示计数器0设置成方式0，并且采用16位时常数，假设时常数为1500，则计数器0的初始化程序段如下：,MOV DX,COUNTD；写入8253的方式控制字,MOV AL,0011 0000B,OUT DX,AL,MOV DX,COUNTA；计数器0置入时常数,MOV AX,1500,OUT DX,AL,XCHG AL,AH,OUT DX,AL,2方式1 硬件触发的单脉冲形成,功能,：用硬件触发形成单脉冲。,在方式1下，OUT端初始值为高电平，,在GATE端加入有效的触发信号（上升沿）,，并经过一个CLK脉冲后，OUT端变为低电平，表示一个单脉冲形成的开

9、始，与此同时，将时常数从CR读入CE，并进行“减1”计数，这种计数不受GATE端低电平的限制。当计数达到0时，OUT端变为高电平，表示一个单脉冲过程的结束。,图9.7 方式1的计数过程,与方式0类似，右图给出了方式1的计数过程，其中,图（a）表示正常情况；图（b）表示在第一次硬件触发产生单脉冲完成之前，又来了一个触发信号，从而使单脉冲宽度变宽；,图（c）表示在某次单脉冲完成之前，又写入了新的时常数，下次单脉冲才采用新时常数,方式1具有下列一些特点：,在置方式1的控制字或置入时常数后，,OUT,端仍输出高电平；,在,GATE,端输入有效的触发信号（上升沿），并经过一个,CLK,脉冲，,OUT,变

10、为低电平，作为单脉冲的开始，同时将,CR,读入,CE，,并开始“减1”计数；,当,CE,计数到0之前，,OUT,端变为高电平，表示本次单脉冲形成结束；,正常情况下，当计数通道的时常数为,N,时，硬件触发所产生的单脉冲（低电平）的宽度为,N,个计数时钟周期；,原则上说，每个触发信号都可以形成一个单脉冲，但如果在单脉冲低电平期间再加入触发信号，则可以使单脉冲宽度加宽；,在单脉冲形成期间，向,CR,置入新的时常数，但未加触发信号，则本次单脉冲的形成不受影响，之后的触发信号才使用新的时常数。,例题，向8253的 11B的地址写入0101 0010B，则表示计数器1设置成方式1，并且采用低8位时常数，假

11、设时常数为15，则计数器1的初始化程序段如下：,MOV DX,COUNTD ；写入8253的方式控制字,MOV AL,0101 0010B,OUT DX,AL,MOV DX,COUNTB ；计数器1置入时常数,MOV AL,15,OUT DX,AL,3方式2 分频脉冲形成,功能,：方式2类似于N分频器，利用这种方式可以产生周期信号。,在正常情况下（GATE1），将计数器设置成方式2后，OUT端输出高电平；向CR置入时常数N后，下一个CLK脉冲将时常数从CR读入CE，并开始“减1”计数；当计数到0001H时，OUT端变为低电平，经过一个CLK脉冲，OUT端再次变为高电平，产生一个时钟周期的负脉冲

12、，与此同时，重新将时常数从CR读入CE，并继续计数。这样，就可以产生周期的分频信号。,图 方式2的计数过程,方式2的计数过程如右图所示，图（a）为正常情况下（即GATE1）的分频脉冲形成，当时常数为N时，则OUT产生的信号为计数时钟的N分频，高电平为（N1）个计数时钟周期，低电平为1个计数时钟周期。图（b）表示GATE信号的作用效果，当GATE为低电平时，计数器暂停计数，GATE端的上升沿使计数器重新读入时常数。图（c）表示写入新的时常数的情况，它只能在下一次分频脉冲后起作用。,方式2具有下列一些特点：,在置方式2的控制字后，,OUT,端变为高电平；,在置入时常数后，下一个,CLK,脉冲期间，

13、将时常数从,CR,读入,CE，,并开始“减1”计数；,当,CE,计数到01时，在,OUT,端输出一个负脉冲，并重新读入时常数进行计数；,正常情况下，当计数通道的时常数为,N,时，,OUT,产生的信号为计数时钟的,N,分频；,OUT,产生的分频信号，有两种同步方式：向,CR,写入新的时常数（称为软件同步）和在,GATE,端产生上升沿（称为硬件同步）；,当,GATE0,时，计数器暂停计数。,例如，向8253的 11B的地址写入1001 0100B，则表示计数器2设置成方式2，并且采用低8位时常数，假设时常数为13，则计数器2的初始化程序段如下：,MOV DX,COUNTD ；写入8253的方式控制

14、字,MOV AL,1001 0100B,OUT DX,AL,MOV DX,COUNTC ；计数器2置入时常数,MOV AL,13,OUT DX,AL,这样在OUT2端就产生了CLK2的13分频信号，这要是通过逻辑电路实现就比较麻烦。,4方式3 方波信号形成,功能,：,方式3类似于方式2，只是在OUT上产生对称的或近似对称的方波。,在正常情况下（GATE1），将计数器设置成方式3后，OUT端输出高电平；向CR置入时常数N（,设N为偶数,）后，下一个CLK脉冲将时常数从CR读入CE，并开始“减2”计数，当计数到0时，OUT端变为低电平；重新将时常数从CR读入CE，并进行“减2”计数，当计数到0时，

15、OUT端再次变为高电平，产生一个时钟周期的方波信号，重复这一过程，可以产生周期的对称方波信号。,当设定的时常数,N为奇数,时，在将时常数从CR读入CE时会自动减1，使CE中的初步变成N1（偶数），OUT端输出高电平，并开始“减2”计数，当计数到0时，再经过1个CLK后使OUT端变成低电平；重新将时常数从CR读入CE，并进行“减2”计数，当计数到0时，OUT端再次变为高电平，产生一个时钟周期的方波信号，重复这一过程，可以产生周期的近似对称的方波信号。,方式3的计数过程如右图所示，,图（a）为正常情况下（即GATE1）的对称方波信号形成，时常数N为偶数；,图（b）为正常情况下的近似对称方波信号形成

16、，时常数N为奇数；,图（c）表示GATE信号的作用效果（时常数N为奇数），当GATE为低电平时，计数器暂停计数，GATE端的上升沿使计数器重新读入时常数。,图 方式3的计数过程,方式3具有下列一些特点：,在置方式3的控制字后，,OUT,端变为高电平；,在置入偶数的时常数后，,OUT,端变为高电平，下一个,CLK,脉冲期间，将时常数从,CR,读入,CE，,并开始“减2”计数；当,CE,计数到0时，,OUT,端输出变为低电平，并重新读入时常数进行计数；当再次计数到0时，,OUT,端输出变为高电平，产生一个周期的对称方波信号；,在置入奇数的时常数后，,OUT,端变为高电平，下一个,CLK,脉冲期间，将时常数从,CR,读入,CE,时自动减1，并开始“减2”计数；当,CE,计数到0时，再经过1个,CLK,后使,OUT,端变成低电平；并重新读入时常数进行计数；当再次计数到0时，,OUT,端输出变为高电平，产生一个周期的近似对称方波信号；,正常情况下，当计数通道的时常数为,N,时，,OUT,产生的信号为计数时钟的,N,分频方波信号；,OUT,产生的方波信号，有两种同步方式：向,CR,写入新的时常数（