MAXPLUS半加器操作说明课件

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1、三、设计举例三、设计举例1.设计输入设计输入 本小节将以设计本小节将以设计半加器半加器为例，使用图形输入方为例，使用图形输入方式来完成输入。设计输入包括以下步骤：式来完成输入。设计输入包括以下步骤：（1）创建一个新文件。）创建一个新文件。（2）输入逻辑功能图元。）输入逻辑功能图元。（3）保存文件并检查错误。）保存文件并检查错误。（4）规定项目名称。）规定项目名称。（5）关闭）关闭 Graphic Editor 窗口。窗口。.（1）创建一个新文件）创建一个新文件 在此步骤中将创建一个名为在此步骤中将创建一个名为 half_adder.gdf 的的文件。步骤如下：文件。步骤如下：a.进入进入 Al

2、tera 软件包，打开软件包，打开 MAX+PLUS 9.5 软件软件 或双击或双击 。如图所示如图所示.b.选择选择 FileNew 菜单，或单击菜单，或单击 ，弹出弹出 New 对话框。对话框。图形编辑输入图形编辑输入 符号编辑输入符号编辑输入 文本编辑输入文本编辑输入 波形编辑输入波形编辑输入c.选中选中 Graphic Editor file（图形设计文件）单（图形设计文件）单选按钮。选按钮。d.在下拉表框中选择在下拉表框中选择.gdf 作为文件的扩展名。作为文件的扩展名。单击单击 ok 按钮。弹出按钮。弹出 Graphic Editor 窗口。窗口。.（2）输入逻辑功能图元）输入逻辑

3、功能图元 打开原理图编辑器，进入原理图设计输入电路打开原理图编辑器，进入原理图设计输入电路编辑状态，如下图所示：编辑状态，如下图所示：.n在原理图的空白处双击鼠标左键（或选择在原理图的空白处双击鼠标左键（或选择 Symbol Enter Symbol 选项选项，弹出，弹出 Enter Symbol 对话框。对话框。或用鼠标点取（双击）或用鼠标点取（双击）元件库。元件库。a.如何放置器件如何放置器件n在光标处输入元件名称在光标处输入元件名称n选取元件后按下选取元件后按下 ok 即可。即可。n如果安放相同元件，只要如果安放相同元件，只要按住按住Ctrl 键，同时用鼠标键，同时用鼠标拖动该元件复制即

4、可。拖动该元件复制即可。.半加器所需元件和端口包括：输入端口半加器所需元件和端口包括：输入端口INPUT、与与门门AND、异或异或门门XOR、输出端口、输出端口OUTPUT，它们都，它们都在在 Prim 库中。下图为半加器元件安放结果。库中。下图为半加器元件安放结果。.b.添加连线到器件的管脚上添加连线到器件的管脚上 把鼠标移到元件引脚附近，则鼠标光标自动由箭头把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线。变为十字，按住鼠标右键拖动，即可画出连线。.c.标记输入标记输入/输出断口属性输出断口属性 双击输入端口的双击输入端口的“PIN-NAME”，当变成黑

5、色时，即可输，当变成黑色时，即可输入标记符并回车确认。输出端口标记方法类似。半加器的输入入标记符并回车确认。输出端口标记方法类似。半加器的输入端分别标记为端分别标记为 A、B，输出端分别为，输出端分别为 S、C。.（3）保存文件）保存文件 要保存文件，选择要保存文件，选择 FileSave As 选项，弹出选项，弹出 Save As 对话框。如图所示。对话框。如图所示。在在 File Name 文本框文本框中输入中输入 half_adder.gdf，并在并在 Directories 列表框中列表框中选择文件的保存目录。选择文件的保存目录。在在 MAX+PLUS 的有些版本中，保存文件目的有些版

6、本中，保存文件目录的路径字符串中不能包含中文字符。录的路径字符串中不能包含中文字符。注意注意.为了确保输入的逻辑正确，可以保存文件并检查为了确保输入的逻辑正确，可以保存文件并检查错误。步骤如下：错误。步骤如下：a.选择选择 FileProjectSave&Check 选项选项，这，这b.将保存上面编辑的文件，并检查输入中的错误。将保存上面编辑的文件，并检查输入中的错误。（4）检查错误）检查错误b.如果没有出现错误，单击如果没有出现错误，单击 OK 按钮，关闭消息按钮，关闭消息对话框。对话框。c.单击单击 Compiler 窗口右上角的关闭按钮，关闭窗口右上角的关闭按钮，关闭 Compiler

7、窗口。窗口。.（5）规定项目名称）规定项目名称 在在 MAX+PLUS 中，在执行编译和仿真操作中，在执行编译和仿真操作前，必须将当前的设计文件指定为当前项目。可以前，必须将当前的设计文件指定为当前项目。可以通过规定项目名称来指定当前项目。通过规定项目名称来指定当前项目。1.a.选择选择 File Project 2.Name 选项，弹出选项，弹出 Project3.Name 对话框。对话框。b.在在 Files 列表框中选择列表框中选择half_adder.gdf，然后单击，然后单击 ok 按钮。按钮。.技巧：技巧：选择选择 FileProjectset project to current

8、 file选选项，可将当前的设计文件指定为当前项目。项，可将当前的设计文件指定为当前项目。此操作在你打此操作在你打开几个原有项目文开几个原有项目文件时尤为重要，否件时尤为重要，否则容易出错。则容易出错。技巧：技巧：（6）关闭）关闭 Graphic Editor 窗口。窗口。.（1）定义器件）定义器件2.电路编译与适配电路编译与适配a.选择选择 AssignDevice 选项，弹出选项，弹出 Device 对话框。对话框。b.在在 Device Family 下拉列表框中选择适下拉列表框中选择适配器件的系列，在配器件的系列，在 Devices 中选择器件的中选择器件的型号，然后单击型号，然后单击

9、 OK 按钮。按钮。c.如果不对适配器件的型号进行选择，该软件将自动如果不对适配器件的型号进行选择，该软件将自动选择适合本电路的器件进行编译适配。选择适合本电路的器件进行编译适配。（本设计中选择（本设计中选择7000S系列的系列的EPM7128SLC84-15器件）器件）.（2）编译适配）编译适配选择选择 MAX+plusCompiler，弹出，弹出 Compiler 窗口。窗口。单击单击 Start 按钮开始编译并显示编译结果，生成按钮开始编译并显示编译结果，生成下载文件。如果编译时选择的芯片是下载文件。如果编译时选择的芯片是 CPLD，则生成，则生成*.pof 文件；如果是文件；如果是 F

10、PGA 芯片，则生成芯片，则生成*.sof 文件，文件，以备硬件下载编程时调用。同时生成以备硬件下载编程时调用。同时生成*.rpt 报告文件，报告文件，可详细查看编译结果。如果有错误待修改后再进行编可详细查看编译结果。如果有错误待修改后再进行编译适配。译适配。.（1）添加仿真激励信号添加仿真激励信号 3.电路仿真电路仿真 a.选择选择 MAX+plus Wave Editor 选项，弹出波形编选项，弹出波形编辑窗口。辑窗口。.b.将鼠标移至空白处并单击右键，出现对话框窗口将鼠标移至空白处并单击右键，出现对话框窗口。.c.选择选择 Enter Node from SNF 选项并按鼠标左键确认，选

11、项并按鼠标左键确认，出现如图所示对话框。出现如图所示对话框。单击单击 List 和和=按钮，按钮，选择欲仿真的输入选择欲仿真的输入/输出端口输出端口。.d.单击单击 OK，窗口中列出了被仿真电路的输入、输出，窗口中列出了被仿真电路的输入、输出端口。在本电路中，半加器的输出为网格状，表示未端口。在本电路中，半加器的输出为网格状，表示未仿真前其输出是未知的仿真前其输出是未知的。调整管脚顺序调整管脚顺序：选中被调整选中被调整的管脚，并按住鼠标左键拖的管脚，并按住鼠标左键拖动至相应位置即可动至相应位置即可.e.电路输入端口添加激励信号电路输入端口添加激励信号 选中欲添加信号的管脚，窗口左边的信号源按钮

12、变成可选中欲添加信号的管脚，窗口左边的信号源按钮变成可操作状态。根据电路实际要求选择信号源种类。操作状态。根据电路实际要求选择信号源种类。选择工具选择工具文本工具，用来插入注释文本工具，用来插入注释移动逻辑电平转换点或编辑波形移动逻辑电平转换点或编辑波形放大或缩小波形放大或缩小波形调整显示区域的大小调整显示区域的大小以低电平以低电平 0（或高电平（或高电平 1）覆盖所选波形）覆盖所选波形以不定态以不定态 X（或高阻态（或高阻态 Z）覆盖所选波形）覆盖所选波形反转所选波形的逻辑电平反转所选波形的逻辑电平以时钟波形覆盖所选节点以时钟波形覆盖所选节点以计数序列覆盖所选的单个组的全部或部分波形以计数序

13、列覆盖所选的单个组的全部或部分波形.f.选择仿真时间选择仿真时间 点点击击 FileName 出出现现如如图图所所示示的的对对话话框框，在在光光标标处可进行仿真时间的设置。处可进行仿真时间的设置。根据电路实际要求确定仿真时间的长短，在本设根据电路实际要求确定仿真时间的长短，在本设计中我们选择软件默认的时间计中我们选择软件默认的时间1s即可观察到半加器的即可观察到半加器的 4 个输出状态。个输出状态。.g.为输入端口添加信号为输入端口添加信号 n选中选中A 输入端输入端 n然后点击窗口左侧的时钟信号然后点击窗口左侧的时钟信号源图标源图标出现如图所示的对话框。出现如图所示的对话框。n选择初始电平为

14、选择初始电平为“0”，时钟周期为，时钟周期为“200 ns”，倍数为倍数为“1”（时钟周期倍数只能为整数倍），单击（时钟周期倍数只能为整数倍），单击 OK 确认。确认。n 按按同同样样的的方方法法为为B输输入入端端添添加加激激励励信信号号，时时钟钟周周期期倍倍数数为为A输输入入端端的的2倍倍。这这样样我我们们就就为为A、B输输入入端端分分别别添添加加了了时时钟钟周周期为期为200 ns和和400 ns的激励信号。的激励信号。.h.保存激励信号编辑结果保存激励信号编辑结果 n点击点击 FileSave 菜菜单出现如图所示对单出现如图所示对话框。话框。n文件名称和原理图文件名称和原理图文件一致，扩

15、展名文件一致，扩展名为为“.scf”，单击单击OK保存激励信号编保存激励信号编辑结果。辑结果。n半加器的激励信号半加器的激励信号如图所示。如图所示。.（2）电路仿真电路仿真 电路仿真属于设计校验，包括功能仿真（前仿真）电路仿真属于设计校验，包括功能仿真（前仿真）和时序仿真（后仿真）。由于时序仿真的结果比较接和时序仿真（后仿真）。由于时序仿真的结果比较接近实际器件仿真的结果，因此本设计采用时序仿真。近实际器件仿真的结果，因此本设计采用时序仿真。a.选择选择MAX+plusSimulator选项，弹出仿真器窗口选项，弹出仿真器窗口。b.单击单击 Start 开始仿真开始仿真。c.电路仿真完成后，单

16、击电路仿真完成后，单击Open SCF 打开波形文件，打开波形文件，显示电路的仿真结果。显示电路的仿真结果。.d.半加器电路的仿真结果如图所示。半加器电路的仿真结果如图所示。检查仿真结果是否正确，并观察电路的时序及检查仿真结果是否正确，并观察电路的时序及延时情况延时情况。.（3）管脚的重新分配与定位管脚的重新分配与定位 选择选择 MAX+PlusFloorplan Editor选项，即可打开平选项，即可打开平面（底层）编辑器窗口，出现如图所示的芯片管脚分配图。面（底层）编辑器窗口，出现如图所示的芯片管脚分配图。芯片名称区芯片名称区芯片名称区芯片名称区颜色图例颜色图例颜色图例颜色图例器件显示区器

17、件显示区器件显示区器件显示区未赋值节点未赋值节点未赋值节点未赋值节点和管脚显示和管脚显示和管脚显示和管脚显示区区区区选中节点和选中节点和选中节点和选中节点和管脚区管脚区管脚区管脚区 这是由软件自动分配的，用户可根据需要随意改变管这是由软件自动分配的，用户可根据需要随意改变管脚分配，管脚的编辑过程如下。脚分配，管脚的编辑过程如下。.管脚的编辑过程：管脚的编辑过程：a.用鼠标左键单击窗口左边手动分配图标用鼠标左键单击窗口左边手动分配图标 b.用鼠标左键按住用鼠标左键按住欲分配的输入、输欲分配的输入、输出端口并拖到下面出端口并拖到下面芯片的相应管脚上，芯片的相应管脚上，然后松开，即可完然后松开，即可

18、完成一个管脚的重新成一个管脚的重新分配分配。所有管脚出现在所有管脚出现在“Unassigned Nodes”（未赋值节点未赋值节点未赋值节点未赋值节点和管脚显示区和管脚显示区和管脚显示区和管脚显示区）窗口。窗口。.管脚重新分配时须注意的事项：管脚重新分配时须注意的事项：n芯片上有些特殊功能的管脚（如芯片上有些特殊功能的管脚（如GND、Global CLK 等），进行管脚编辑时不能使用。等），进行管脚编辑时不能使用。n在器件选择时如果选择了在器件选择时如果选择了Auto，则不允许对管脚则不允许对管脚进行再分配。进行再分配。n对管脚进行重新分配后，必须再编译一次，否则对管脚进行重新分配后，必须再编

19、译一次，否则下载后的管脚还是自动分配的状态。下载后的管脚还是自动分配的状态。.4.器件的编程与硬件实现器件的编程与硬件实现（1）硬件的连接）硬件的连接 Altera公司的器件一般采用公司的器件一般采用 ByteBlaster 并行下载并行下载方式，因为这种方式既方便，速度又快。方式，因为这种方式既方便，速度又快。（本设计中选择（本设计中选择7000S系列的系列的EPM7128SLC84-15器件）器件）a.选择选择 ByteBlaster 编程电缆，将其编程电缆，将其 25 针的接插头连接到计算针的接插头连接到计算机的并行口上，机的并行口上，10 针的一端接到实验箱的针的一端接到实验箱的 JT

20、AG 插座上。插座上。b.编程器件选择开关拨到编程器件选择开关拨到CPLD一端。一端。c.打开电源，电源指示灯亮，此时即可进行进行器件的编程下打开电源，电源指示灯亮，此时即可进行进行器件的编程下载。如果下载过程正常，载。如果下载过程正常，JTAG插座旁边的指示灯处于闪烁状插座旁边的指示灯处于闪烁状态。态。.（2）器件的编程下载器件的编程下载 a.选择选择 MAX+PlusProgrammer 选项，如果是第一次使用，选项，如果是第一次使用，将出现如图所示的对话框。将出现如图所示的对话框。硬件类型选择硬件类型选择“ByteBlaster”并单击并单击 OK 确认。确认。.b.选择菜单栏中的选择菜

21、单栏中的 JTAGMulti-Device JTAG Chain Setup 选项，弹出如图所示的对话框。选项，弹出如图所示的对话框。（若为（若为FPGA芯片，则下芯片，则下载文件为载文件为.sof文件）文件）n在在 Device Name 下拉菜下拉菜单中选择器件名称。单中选择器件名称。n单击单击 Select Programming File按钮选择要下载的按钮选择要下载的.pof文件。文件。n单击单击 Add 按钮将其加到文件列表中。按钮将其加到文件列表中。n如果表中的文件不是要下载的文件，可用如果表中的文件不是要下载的文件，可用 Delete 按钮将其删按钮将其删除。除。.c.选择完下

22、载文件后，单击选择完下载文件后，单击 OK 确定，出现如图所示的确定，出现如图所示的 编程界面。编程界面。d.单击单击 Program 按钮进行下载编程（若为按钮进行下载编程（若为 FPGA 芯片芯片单击单击Configure）。.e.若不能正确下载，重新回到若不能正确下载，重新回到 JTAGMulti-Device JTAG Chain Setup 窗口。窗口。单击图中所示的单击图中所示的 Detect JTAG Chain Info 按钮进行按钮进行 JTAG测试，查找原因。测试，查找原因。.（3）实验结果的硬件验证实验结果的硬件验证 利用二位拨码开关作为输入，利用二位拨码开关作为输入，发光二极管作为输出显发光二极管作为输出显示示，参照半加器真值表，可以验证下载结果是否正确。，参照半加器真值表，可以验证下载结果是否正确。附：半加器的附：半加器的VHDL描述描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY half_adder ISPORT(a,b:IN STD_LOGIC;s,c:OUT STD_LOGIC);END half_adder;ARCHITECTURE half1 OF half_adder ISBEGINs=a AND b;c=a XOR b;END half1;.