最新北大Verilog课件16Verilog存储器设计精品课件

《最新北大Verilog课件16Verilog存储器设计精品课件》由会员分享，可在线阅读，更多相关《最新北大Verilog课件16Verilog存储器设计精品课件（13页珍藏版）》请在装配图网上搜索。

1、北大北大VerilogVerilog课件课件-16Verilog-16Verilog存储器设计存储器设计第第1616章章 存储器建模存储器建模学习内容学习内容：如何描述存储器如何描述存储器如何描述双向端口如何描述双向端口双向端口建模双向端口建模 使用基本单元建模使用基本单元建模modulebus_xcvr(bus_a,bus_b,en_a_b,en_b_a);inoutbus_a,bus_b;inputen_a_b,en_b_a;bufif1b1(bus_b,bus_a,en_a_b);bufif1b2(bus_a,bus_b,en_b_a);/Structuralmodulelogicend

2、module 若若en_a_b=1，基本单元，基本单元b1使使能，能，bus_a数据传送到数据传送到bus_b若若en_b_a=1，基本单元，基本单元b2使使能，能，bus_b数据传送到数据传送到bus_a信号信号en_a_b和和en_b_a控制使能控制使能双向端口建模双向端口建模 使用持续赋值建模使用持续赋值建模modulebus_xcvr(bus_a,bus_b,en_a_b,en_b_a);inoutbus_a,bus_b;inputen_a_b,en_b_a;assignbus_b=en_a_b?bus_a:bz;assignbus_a=en_b_a?bus_b:bz;/Structu

3、ralmodulelogicendmodule 若若en_a_b=1，赋值语句，赋值语句驱动驱动bus_a数据到数据到bus_b若若en_b_a=1，赋值语句，赋值语句驱动驱动bus_b值到值到bus_a信号信号en_a_b和和en_b_a控制使能控制使能双向端口建模双向端口建模 存储器端口建模存储器端口建模moduleram_cell(databus,rd,wr);inoutdatabus;inputrd,wr;regdatareg;assigndatabus=rd?datareg:bz;always(negedgewr)datareg=databus;endmodule当当rd=1时，时，

4、datareg的的值赋值值赋值databus在在wr下降沿，下降沿，databus数据写入数据写入datareg复习复习问题：问题：在在Verilog中用什么结构定义一个存储器组？中用什么结构定义一个存储器组？如何向存储器加载数据？如何向存储器加载数据？如何通过一个双向（如何通过一个双向（inout）端口传送数据？）端口传送数据？解答：解答：在在Verilog中将存储器声明为一个一个中将存储器声明为一个一个2维寄存器阵列。维寄存器阵列。可以用系统任务可以用系统任务$readmem或或$readmemb或用过程赋值向存储器加载数据或用过程赋值向存储器加载数据因因为为inout两两端端信信号号必必须须都都是是net数数据据类类型型，因因此此只只能能使使用用基基本本单单元元，子子模模块块，或持续赋值驱动数据。同时还必须注意确保在任何一端不要发生驱动冲突。或持续赋值驱动数据。同时还必须注意确保在任何一端不要发生驱动冲突。结束语结束语谢谢大家聆听！谢谢大家聆听！13