数字逻辑实验2016年秋

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1、数字电路实验（实验课）信 息 工 程 学 院2016年2月实验一 TTL门电路的逻辑功能和参数测试一、实验目的1、 掌握TTL器件的使用规则。 2、 掌握TTL集成与非门的逻辑功能。3、 掌握TTL集成与非门的主要性能参数及测试方法。二、实验设备与器件1、 仪器数字万用表，双踪示波器。2、 器件74LS00 二输入端四与非门 1片。74LS04 六反相器 1片。 100 电阻 1只。三、实验原理本实验采用二输入端四与非门74LS00（它的顶视图见附录三），即一块集成块内含有四个相互独立的与非门，每个与非门有两个输入端。1、 TTL集成与非门的逻辑功能与非门的逻辑功能框图如图1-1所示，当输入端

2、中有一个或一个以上是低电平时，输出为高电平；只有输入端输入全都为高电平时，输出端才是低电平。图1-1 74LS00的逻辑图 图1-2 Iis的测试电路图2、 TTL集成与非门的主要参数有输出高电平VOH、输出低电平VOL、输入短路电流Iis、扇出系数N0、电压传输特性和平均传输延迟时间tpd等。1) TTL门电路的输出高电平VOHVOH是与非门有一个或多个输入端接地或接低电平时的输出电压值，此时与非门工作管处于截止状态。空载时，VOH的典型值为3.43.6V，接有拉电流负载时，VOH下降。2) TTL门电路的输出低电平VOLVOL是与非门所有输入端都接高电平时的输出电压值，此时与非工作管处于饱

3、和导通状态。空载时，它的典型值约为0.2V，接有灌电流负载时，VOL将上升。3) TTL门电路的输入短路电流Iis它是指当被测输入端接地，其余端悬空，输出端空载时，由被测输入端输出的电流值，测试电路图如图1-2。4) TTL门电路的扇出系数N0扇出系数N0是指输出端最多能带同类门的个数，它是衡量门电路负载能力的一个参数，TTL集成与非门有两种不同性质的负载，即灌电流负载和拉电流负载。因此，它有两种扇出系数，即低电平扇出系数N0L和高电平扇出系数N0H。通常有IiHN0L，故常以N0L作为门的扇出系数。N0L的测试电路如图1-3所示，芯片输入端全部悬空，输出端接灌电流负载RW，调节RW使IOL增

4、大，VOL随之增高，当VOL达到VOLm（手册中规定低电平规范值为0.4V）时的IOL就是允许灌入的最大负载电流，则N0LIOLIis，通常N0L85) TTL门电路的电压传输特性门的输出电压Vo随输入电压Vi而变化的曲线Vo=f（Vi）称为门的电压传输特性，通过它可读得门电路的一些重要参数，如输出高电平VOH、输出低电平VOL、关门电平Voff、开门电平VON等值。测试电路如图1-4所示，采用逐点测试法，即调节Rw，逐点测得Vi及Vo，然后绘成曲线。图1-3 扇出系数测试电路 图1-4 电压传输特性测试电路6) TTL门电路的平均传输延迟时间tpdtpd是衡量门电路开关速度的参数，它意味着门

5、电路在输入脉冲波形的作用下，其输出波形相对于输入波形延迟了多少时间。具体说，是指输出波形边沿的0.5Um至输入波形对应边沿0.5Um点的时间间隔，如图1-5所示。由于传输延迟时间很短，一般为ns数量级。0.5Um0.5UmUmtpdhtpdl 图1-5（a）传输延迟特性 图1-5（b）tpd的测试电路图1-5（a）中的为导通延迟时间，为截止延迟时间，平均传输时间为：tpd的测试电路如图1-5（b）所示，由于门电路的延迟时间较小，直接测量时对信号发生器和示波器的性能要求较高，故实验采用测量由奇数个非门组成的环形振荡器的振荡周期T来求得。其工作原理是：假设电路在接通电源后某一瞬间，电路中的A点为逻

6、辑“1”，经过三级门的延时后，使A点由原来的逻辑“1”变为逻辑“0”；再经过三级门的延时后，A点重新回到逻辑“1”。电路的其它各点电平也随着变化。说明使A点发生一个周期的振荡，必须经过6级门（两次循环）的延迟时间。因此平均传输延迟时间为：tpd=T/6。TTL电路的tpd一般在10ns40ns之间。四、实验预习要求1、 复习TTL门电路的工作原理。2、 熟悉实验所用集成门电路引脚功能。3、 画出实验内容中的测试电路与数据记录表格。 五、实验内容及实验步骤1、 在主实验箱上正确插好DIP扩展板和辅助扩展板，在DIP扩展板上找一个14PIN的插座插好芯片74LS00。芯片第7脚接地（GND），第1

7、4脚接+5V电源。其它脚的连线参考具体的线路图，测试与非门（74LS00）的逻辑功能。2、 按照实验原理用万用表测出TTL门电路的输出高电平VOH和输出低电平VOL。3、 按图1-2连接实验电路，用万用表的电流档测出TTL门电路的输入短路电流Iis。4、 按图1-3连接实验电路，用万用表的电压档测出VOL，调电位器RW使VOL达到VOLm（手册中规定低电平规范值为0.4V），再用万用表测出IOL，求得扇出系数N0。5、 按图1-4连接实验电路，调节电位器RW，使Vi从0V向高电平变化，逐点测量Vi和Vo,将结果记入下表中。Vi（V）00.20.40.60.81.01.52.02.53.03.5

8、4.0Vo（V）6、 按图1-5（b）连接实验电路，测出Vo波形的周期T，然后计算得到=T/6。六、实验报告要求1、 记录整理实验结果，并对结果进行分析。2、 画出实测的电压传输特性曲线，并从中读出各有关参数值。注：1、 实验中所需器件的引脚分布图参考附录二。2、 实验中所需电阻电容等分离元件可以插在辅助扩展板的插件区的军品插座中进行运用。3、 逻辑电平单元拨码开关拨上为高电平，拨下为低电平。4、 实验中所说明的Vcc在没用特别说明情况下都为5V（后同）。5、 实验过程中千万不要用万用表的电流档测电压，这样容易把万用表的电流档烧坏。实验二 触发器R-S 、J-K、T、D一、实验目的1、 掌握基

9、本RS、JK、T和D触发器的逻辑功能。2、 掌握集成触发器的功能和使用方法。3、 熟悉触发器之间相互转换的方法。二、实验设备与器材1、 仪器双踪示波器，数字万用表。2、 器件74LS00 2输入四与非门 1片74LS02 2输入端或非门 1片74LS04 6反相器 1片74LS10 3输入端三与非门 1片74LS74（或CC4013） 双D触发器 1片74LS112(或CC4027) 双J-K触发器 1片三、实验原理触发器是能够存储1位二进制码的逻辑电路，它有两个互补输出端，其输出状态不仅与输入有关，而且还与原先的输出状态有关。触发器有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界

10、信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。1、 基本RS触发器图4-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和保持三种功能。通常称为置“1”端，因为 =0时触发器被置“1”；为置“0”端，因为=0时触发器被置“0”。当=1时状态保持，当=0时为不定状态，应当避免这种状态。基本RS触发器也可以用两个“或非门”组成，此时为高电平有效。图3-1 二与非门组成的基本RS触发器（a）逻辑图 (b) 逻辑符号基本RS触发器的逻辑符号见图3-

11、1(b)，二输入端的边框外侧都画有小圆圈，这是因为置1与置0都是低电平有效。2、 JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚逻辑图如图3-2所示；JK触发器的状态方程为：图3-2 JK触发器的引脚逻辑图其中，J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。和为两个互补输出端。通常把=0、=1的状态定为触发器“0”状态；而把=1，=0定为“1”状态。JK触发器常被用作缓冲存储器，移位寄存器和计数器。CC4027是CMOS双JK触发

12、器，其功能与74LS112相同，但采用上升沿触发，R、S端为高电平有效。3、 T触发器在JK触发器的状态方程中，令J=K=T则变换为： 这就是T触发器的特性方程。由上式有：当T=1时，当T=0时，即当T=1时，为翻转状态；当T=0时，为保持状态。4、 D触发器在输入信号为单端的情况下，D触发器用起来更为方便，其状态方程为： 其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多型号可供各种用途的需要而选用。如双D（74LS74，CC4013），四D（74LS1

13、75，CC4042），六D（74LS174，CC14174），八D（74LS374）等。图3-3为双D（74LS74）的引脚排列图。图3-3 D触发器的引脚排列图5、 触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但是可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、K两端接在一起，并认它为T端，就得到所需的T触发器。JK触发器也可以转换成为D触发器，如图3-4所示。图3-4 JK触发器转换成为D触发器四、实验内容及实验步骤1、 测试基本RS触发器的逻辑功能按图3-1，用两个与非门组成基本RS触发器，输入端、接逻辑电平输出插孔（拨位开关输出端），

14、输出端和接逻辑电平显示单元输入插孔（发光二极管输入端），测试它的逻辑功能并画出真值表将实验结果填入表内。输入输出功能RS0001111011将两个与非门换成两个或非门，要求同上，测试它的逻辑功能并画出真值表将实验结果填入表内。2、 测试JK触发器74LS112的逻辑功能1) 测试JK触发器的复位、置位功能取一个JK触发器，其、J、K端接逻辑电平输出插孔，CP接单次脉冲源，输出端和接逻辑电平显示单元输入插孔。要求改变、（J、K和CP处于任意状态），并在0（1）或1（0）期间任意改变J、K和CP的状态，观察和的状态，用以下表格记录之。CPJK功能0110注：“”为无关项，即可以为“1”也可以为“0

15、”。2) 测试JK触发器的逻辑功能1，1，不断改变J、K和CP的状态，观察和的状态变化，观察触发器状态更新是否发生在CP的下降沿，记录之。CPJK功能1100010101100111013) 将JK触发器的J、K端连在一起，构成T触发器在CP端输入10Hz连续脉冲，观察端的变化，用双踪示波器观察CP、和的波形，注意相位关系，并将CP、和的波形画出来。4) JK触发器转换成D触发器按图3-4连线，方法与步骤同上，测试D触发器的逻辑功能并画出真值表将实验结果填入表内。CPD功能1100111013、RS基本触发器的应用举例图3-5 去抖动电路图上图是由基本RS触发器构成的去抖动电路开关， 它是利用

16、基本RS触发器的记忆作用来消除开关振动带来的影响的。参考有关资料分析其工作原理，在实验板上搭建电路来验证该去抖动电路的功能，4、测试双D触发器74LS74的逻辑功能1) 测试D触发器的复位、置位功能测试方法与步骤同JK触发器（见JK触发器的复位、置位功能测试部分），只是它们的功能引脚不同，相关的管脚分布参见附录，完成表格记录。CPD功能01102) 测试D触发器的逻辑功能DCP=0=1 00变1 1变0 10变1 1变0按上表要求进行测试，并观察触发器状态是否发生在CP脉冲的上升沿（即由0变1），记录之。五、实验预习要求1、 复习有关触发器的内容，熟悉有关器件的管脚分配。2、 列出各触发器功能

17、测试表格。3、 参考有关资料查看74LS112和74LS74的逻辑功能。六、实验报告要求1、 列表整理各类触发器的逻辑功能。2、 总结观察到的波形，说明触发器的触发方式。3、 思考：为什么图3-5所示的去抖动电路能去抖动？实验三 译码器和数据选择器一、实验目的1、 掌握3-8线译码器逻辑功能和使用方法。2、 掌握数据选择器的逻辑功能和使用方法。二、实验设备与器材1、 仪器数字万用表、双踪示波器。2、 器件74LS138 3-8线译码器 2片74LS151 八选1数据选择器 1片74LS20 四输入端二与非门 1片三、实验原理译码的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译

18、码功能的逻辑电路称为译码器。译码器在数字系统中有广泛的应用，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。下图表示二进制译码器的一般原理图：图2-1 二进制译码器的一般原理图它具有n个输入端，个输出端和一个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为非有效电平。每一个输出所代表的函数对应于n个输入变量的最小项。二进制译码器实际上也是负脉冲输出的脉冲分配器，若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器（又称为多路数据分配器）。1、3-8线译码器74LS

19、138它有三个地址输入端A、B、C，它们共有8种状态的组合，即可译出8个输出信号Y0Y7。另外它还有三个使能输入端E1、E2、E3。它的引脚排列见图2-2，功能表见表2-1。图2-2 74LS138的引脚排列图 输入 输出CBAHHHHHHHHHHHHHHHHHHLHHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL表2-1 74LS138的功能表2、数据选择数据选择是指选择多个通道数据中的一路，传送到唯一的

20、公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。它的功能相当于一个多个输入的单刀多掷开关，其示意图如下：图2-3 4选1数据选择器示意图3、数据选择器74LS15174LS151是一种典型的集成电路数据选择器，它有3个地址输入端C、B、A，可选择I0I7 8个数据源，具有两个互补输出端即同相输出端Z和反相输出端。其引脚图和功能表分别如下：图2-4 74LS151的引脚图 表2-2 74LS151的功能表四、实验内容及实验步骤1、 74LS138译码器逻辑功能测试在主实验箱上正确插好DIP扩展板和辅助扩展板，在DIP扩展板上找一个16PIN的插座插上芯片74LS138，芯片第8脚接地

21、（GND），16脚接电源（VCC）。将辅助扩展板的VCC插孔，GND插孔分别与直流电源部分的+5V插孔，GND插孔相连。将74LS138的使能输入端和地址输入端分别接到辅助扩展板的逻辑电平输出，将74LS138输出端Y0Y7分别接到辅助扩展板逻辑电平显示的8个发光二极管上，检查连线正确无误后按下直流电源开关K101和K102。逐次拨动对应的拨位开关，根据发光二极管的显示变化，测试74LS138的逻辑功能。2、 74LS151译码器逻辑功能测试测试方法与74LS138类似，只是输入与输出脚的个数不同，功能引脚不同。3、 两片74LS138组合成4线-16线译码器 图2-5 两片74LS138组合

22、成4线-16线译码器按图2-5连接实验电路，由于实验箱上仅提供8个逻辑电平显示灯，该步实验一共有16个输出端，因此要灵活选用。例如先把低8位输出接逻辑电平显示输入，D3接“0”，控制D2，D1，D0的输入情况，可看出低8位的不同显示情况。然后把高8位输出接逻辑电平显示输入，D3接“1”，控制D2，D1，D0的输入情况，可看高8位的不同显示情况。4个输入端接逻辑电平输出。逐项测试电路的逻辑功能，根据以下真值表，记录实验结果。输入输出D3D2D1D000000001001000110100010101100111100010011010101111001101111011111、 用74LS138

23、实现逻辑函数和用做数据分配器a) 实现逻辑函数一个3-8线译码器能产生3变量函数的全部最小项，利用这一点能够很方便的实现3变量逻辑函数。设计实现了：电路图真值表输入输出XYZF000001010011100101110111b) 用做数据分配器图2-6 数据分配器若使，在E3端输入数据信息，地址码所对应的输出端的输出的是E3数据的反码，如E3=1，CBA=000，则；若E3=0，CBA=000，则。若E31，从E2端输入数据信息，地址码所对应的输出端输出的是E2端数据信息的原码。若输入信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。取时钟脉冲CP的频率约为10Hz，要求分配器输出端的信号与C

24、P输入信号同相。参照图2-6，画出分配器的实验电路，用示波器观察和记录在地址端CBA分别取000111这8种不同状态时端的输出波形，注意输出波形与CP输入波形之间的相位关系。五、实验预习要求1、 复习有关译码器与数据分配器的原理。2、 根据实验任务，画出所需的实验线路及记录表格。六、实验报告要求1、 画出实验线路，把观察到的波形画在坐标上，并标上相应的地址码。2、 对实验结果进行分析、讨论。18附录 部分集成电路引脚排列图 74LS00 二输入端四与非门 74LS02 二输入端四或非门 74LS03 二输入端四与非门（OC） 74LS04 六反相器 74LS08 二输入端四与门 74LS10 三输入端三与非门 74LS20 四输入端二与非门 74LS47 共阳4-7译码器/驱动器 74LS48共阴4-7译码器/驱动器 74LS74 上升沿D触发器 74LS90 十进制计数器 74LS112 双JK触发器 74LS125 四总线缓冲器 74LS138 38线译码器 74LS151 8选1数据选择器 74LS248 共阴极译码驱动器555定时器 556双定时器 CD4511 共阴47段锁存译码器/驱动器