LINU系统DesignVision综合指导

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1、LINUX 系统 DesignVision 综合指导Design_vision 试验指导书计数器 2023.12.9张春一、文件预备 (1)二、综合 (3)启动 Design Vision (3) 检查配置 (4)读入 RTL 代码 (4)设置互连线模型Wire Load (5)设置时钟约束 (5)综合 (6)检查综合结果Area (7)检查综合结果Timing (8)保存综合结果 (8)三、TCL 方式运行 DC (9)四、源文件 demo-counter.vhd (10)本文档旨在说明使用 DV Design_vision 完成综合试验的操作， 在原理上未作具体说 明，假设在原理上有任何疑

2、问，请参考其他文档书籍。一、文件预备1. 建立工作名目和临时文件名目在 LINUX 系统下翻开一个把握台窗口，建立用来进展试验的工程名目例如 test ，命令如下：。cd 进入用户的根名目mkdir test 建立 test 名目cd test 进入 test 工程名目mkdir work 建立用于保存各种临时文件的 work 名目 pwd 显示当前名目，确认没有错误ls 显示当前名目下的全部文件2. 预备 RTL 级源代码本试验使用的设计是一个 4 位计数器，在/home/ic/data/名目下已经有参考源代码，可以把它直接拷贝到当前工作名目，命令如下：pwd 确认当前名目是 test 工程

3、名目下cp /home/ic/data/demo-counter.vhd . 把参考源代码拷贝到当前名目即最终的“.”ls 再次确认拷贝了文件3. 预备配置文件本次试验使用的标准单元库文件位于 /home/ic/library 名目下， 其中 typical.db 是目标工艺库文件，umc18.sdb 是符号库文件。编写保存在工程名目 test下配置文件.synopsys_dc.setup 来设置库文件的位置留意，这个文件的文件名以“.”开头，表示是隐蔽文件，只能用“ls -a”命令看到。文件内容如下：define_design_lib work path “./work”set target

4、_library /home/ic/library/typical.db set link_library * /home/ic/library/typical.db set symbol_library /home/ic/library/umc18.sdb 该文件的第一行定义了综合工具产生的各种中间文件将保存在项 目名目下的 work 名目，其次、三行定义了目标库文件，第四行定义了符号库文件。在 /home/ic/data 名目下已经写好了一个参考的配置文件synopsys_dc.setup.ref，可以把它直接拷贝到工程名目里，然后把文件名修改为.synopsys_dc.setup，具体命

5、令如下： pwd 确认当前名目是 test 工程名目下cp /home/ic/data/synopsys_dc.setup.ref .把参考配置文件贝到当前名目即最终的“.”ls 再次确认拷贝了文件mv synopsys_dc.setup.ref .synopsys_dc.setup 把文件名改成.synopsys_dc.setupls 配置文件是隐蔽文件，所以看不到ls a 增加-a 参与，就可以看到配置文件了cat .synopsys_dc.setup 显示配置文件的内容二、综合启动 Design Visiondesign compiler 有四种运行方式，我们使用支出 TCL 的图形界面

6、 Design Vision ，启动命令如下：Design Vision 的界面如以以下图所示，有三个主要窗口：层次化扫瞄窗口 Hierarchy 、 把握台窗口 Console 和命令行窗口Command Line 。pwd确认当前名目是 test 工程名目下 design_vision & 以后台方式启动 design_visionHierarchy 窗口： Hierarchy - New Logical Hierarchy Console 窗口：Window - New Console 命令行检查配置启动 Design Vision 后，在第一次综合前还要再次确认前面的配置文件是否正常设

7、置，是否被 Design Vision 正确读入，也可以修改关于库文件的设置。选择“File - Setup”菜单，确认Link library、Target Library 和 Symbol Library 已经如以以下图所示设置好。读入 RTL 代码选择“File- Read ”菜单，选择需要综合的RTL 代码文件demo-counter.vhd。读入 RTL 代码后，在 Console 窗口的 Log 页里显示了对 RTL 代码的分析结果，要认真检查，库的设置是否正确，是否有警告 waring 或error，以及是否和设计意图全都。设置互连线模型Wire Load选择“Attribute

8、s - Operating Environment - Wire Load” 菜单，依据设计的等效门数的范围选择互连线模型。本试验的规模很 小，所以选择最小的互连线模型。设置时钟约束z 在层次化扫瞄窗口选择顶层设计counterz 翻开符号图symbol或原理图schematicz 选择时钟管腿或端口clk，选中后相应的管褪会变成白色。z 选择“Attributes- Specify Clock”菜单在弹出的窗口里设置时钟的参数：z 任凭给时钟起一个名字clock name，例如 clkz 确定 Port name 处是选择的时钟管褪的名字灰色显示 z 设置时钟周期Period，单位是 ns，

9、例如 10 nsz 时钟上升沿Rising和下降沿Falling的相对时间，一般上升沿相对时间为0，下降沿相对时间为T/2，即时钟信号是占空比50 的方波信号。z 选择“Dont touch network”，使综合工具不对时钟信号插入缓冲树。综合选择“Design - Compile Design”菜单在把握台窗口里会显示综合的结果，包括面积等信息。检查综合结果Area选择“Design - Report Area”菜单，在把握台窗口可以看到以下报告：*Report : area Design : counterVersion: V-2023.06-SP2Date : Mon Dec 8 1

10、0:30:12 2023* Library(s) Used:typical (File: /home/ic/library/typical.db) Number of ports: 6Number of nets: 15 Number of cells: 13 Number of references: 6Combinational area: 156.340805 组合规律的面积Noncombinational area: 279.417603 时序规律的面积Net Interconnect area: 1586.674561 估量的互连线的面积T otal cell area: 435.7

11、58392 单元器件的总面积T otal area: 2023.43298 总面积检查综合结果Timing选择“Timing - Report Timing Paths”菜单，在把握台窗口可以看到以下报告：Startpoint: q_reg0 (rising edge-triggered flip- flop clocked by clk) 关键路径的起点Endpoint: q_reg3 (rising edge-triggered flip-flop clocked by clk) 关键路径的终点Path Group: clk Path T ype: max Point Incr Pathc

12、lock clk (rise edge) 0.00 0.00 第 1 列是关键路径经过的器件clock network delay (ideal) 0.00 0.00 第 2 列是器件的延时q_reg0/CK (DFFRHQX1) 0.00 0.00 rq_reg0/Q (DFFRHQX1) 0.30 0.30 rU23/Y (NAND2X1) 0.07 0.37 fU26/Y (NOR2X1) 0.09 0.47 rU25/Y (XOR2X1) 0.15 0.61 fq_reg3/D (DFFRHQX1) 0.00 0.61 f 第 3 列是路径的总延时data arrival time 0

13、.61 总延时也称为到达时间clock clk (rise edge) 10.00 10.00clock network delay (ideal) 0.00 10.00q_reg3/CK (DFFRHQX1) 0.00 10.00 r 约束的时钟周期为 10ns library setup time -0.24 9.76 减去 D 触发器的建立时间data required time 9.76 允许的最大延时data required time 9.76 data arrival time -0.61slack (MET) 9.15 满足设计要求MET，富有 9.15ns。保存综合结果z 选

14、择“File - Save”菜单，以 DB 格式保存综合后的结果counter.db。以后假设需要再次分析综合结果，可以直接读入相应的 db 文件。z 选择“File - Save As”，以 Verilog 形式输出电路网表，用于门级仿真和后端布局布线。Verilog 文件的缺省后缀是“.v”，文件类型选“Auto”或“Verilog”。z 选择“File - Save Info - Design Timing ”菜单，输出时序反标文件三、TCL 方式运行 DC在每一步图形操作后，把握台窗口的 LOG 页里会记录下和图形操作对应的 TCL 命令，如以以下图所示。可以选中相应的 TCL 命令，

15、然后直接执行。另外，在运行 Design Vision 的名目下会产生一个 command.log 日志文件，里面也记录了这些 TCL 命令。把 command.log 文件拷贝成 run.tcl，删除无关的记录，只保存以下 TCL 命令，并在最终增加一行“quit”：read_file counter.vhd-formatvhdl/home/cas1026/test/demo-create_clock -name “clk“ -period 10 clk set_dont_touch_network find clock clk set_wire_load_model -name umc18

16、_wl10 -library typical uplevel#0compile-map_effortmedium-area_effortmediumuplevel #0 report_area -nosplituplevel #0 report_timing -pathfull -delay max -nworst 1 - max_paths 1 -significant_digits 2 -sort_by group write -hierarchy write-hierarchy-formatverilog-output/home/cas1026/test/demo-counter-pos

17、t.vwrite_sdf -version 2.1 /home/cas1026/test/counter-post.sdf quit当需要对 RTL 代码重综合时，就可以在 LINUX 终端窗口里用以下命令以批处理的方式自动运行了：dc_shell-t -f run.tcl四、源文件 demo-counter.vhdlibrary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is port( clk,rst : in std_logic; q : buffer std_logic_vector(3 downto 0); end; architecture arch of counter is begin process(clk,rst) begin if rst=”1” then q=x“0“; elsif clk”event and clk=”1” then q = q + 1; end if; end process; end;