2021手把手,教你读懂FET

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1、手把手,教你读懂FETFET管是由一大群小FET在硅片上并联的大规模集成功率开关。每个小FET叫胞，每个胞的电流并不大，只有百毫安级。设计师采用蚂蚁捍树的办法；多多的数量FET并联；达到开关大电流。也就是同样大小硅片和耐压下；胞越多；允许电流越大。FET里；不仅FET胞是并联的，寄生二极管也是很多并在一起的！得益于多胞结构；FET的寄生二极管拥有了耐受电压击穿的能力。即所谓的雪崩耐量。在数据表中；以EAR（可重复雪崩耐量）和EAS（单次雪崩耐量）表示。它表征了FET抗电压（过压）冲击的能力。因此；许多小功率反激电源可以不用RCD吸收，FET自己吸收就够了。用在过压比较严重的场合，这点要千万注意

2、啊！大的雪崩耐受力；能提高系统的可靠性！FET的这个能力和电压；终身不会改变！每个胞的原理结构如下图1示：红色指示的是FET开关的沟道，兰色的是寄生的体二极管。平时；FET是关断的。当栅上加正压时；在邻近栅的位置；会吸引许多电子。这样；邻近的P型半导体就变成了N型；形成了连接两个N区的通道（N沟道），FET就通了。显然；FET的耐压越高；沟道越长；电阻越大。这就是高压FET的RDSON大的原因。反之，P沟FET也是一样的，这里不再叙述。所以；功率FET，常被等效为图2。问一下。这个沟，是什么沟，还是和实际联系不到一起去。怎么看啊，解释下，呵呵。图1里红圈圈起的位置。左边两个红圈圈之间是一个沟，

3、右边两个红圈圈是一个沟吗，那样就和fet的符号很像，很形象。两边的沟是并联的。算作一个沟吧！图1是垂直剖面图。这是示意图，实际器件和这图有些出入。FET是实实在在的物质构成的；里面有导体/半导体/绝缘体。这些物质的相互搭配；做成了FET。那么；任何两个绝缘的导体，自然构成了物理电容寄生电容（下图3），红色的就是DS间的寄生电容Coss。蓝色的就是密勒电容Cgd。黑色的就是栅原电容Cgs。Cgd+Cgs=Ciss输入电容，Coss输出电容。Cgd/Cds的绝缘层里有PN结！Cgs里基本没这东西！再参考一下变容二极管的特性想想（在压缩文件夹里）。有何感想？Cgd/Cds容量大小是变的！而且；变得还

4、很变态！所以；Cgd/Cds在理论上存在，在数据表中也有所列。在微变等效中也可以作为参量计算分析，但；也仅在线性放大里的微变等效分析中有所使用。在开关过程的工程分析中，变态的变化导致只能用电荷量这个值来衡量。Qgd就是Cdg储存的电荷量（弥勒电荷），Qds是Cds储存电荷量。说得好！不过，俺是做MOS管厂家的，你们的信息稍微有点过时了。无论多好的好管子；到现在还是这样接的，只是寄生电阻小了一个数量级而已。你有何高见？场效应晶体管（Field Effect Transistor缩写(FET)）简称场效应管.由多数载流子参与导电,也称为单极型晶体管.它属于电压控制型半导体器件. 有3个极性，栅极，

5、漏极，源极，它的特点是栅极的内阻极高，采用二氧化硅材料的可以达到几百兆欧，属于电压控制型器件.具有输入电阻高、噪声小、功耗低、动态范围大、易于集成、没有二次击穿现象、安全工作区域宽等优点,现已成为双极型晶体管和功率晶体管的强大竞争者.按结构场效应管分为：结型场效应（简称JFET）、绝缘栅场效应(简称MOSFET)两大类。按沟道材料:结型和绝缘栅型各分N沟道和P沟道两种. 按导电方式:耗尽型与增强型,结型场效应管均为耗尽型,绝缘栅型场效应管既有耗尽型的,也有增强型的。场效应晶体管可分为结场效应晶体管和MOS场效应晶体管,而MOS场效应晶体管又分为N沟耗尽型和增强型;P沟耗尽型和增强型四大类。场效

6、应管的主要参数：Idss 饱和漏源电流.是指结型或耗尽型绝缘栅场效应管中,栅极电压UGS=0时的漏源电流. Up 夹断电压.是指结型或耗尽型绝缘栅场效应管中,使漏源间刚截止时的栅极电压. Ut 开启电压.是指增强型绝缘栅场效管中,使漏源间刚导通时的栅极电压. gM 跨导.是表示栅源电压UGS 对漏极电流ID的控制能力,即漏极电流ID变化量与栅源电压UGS变化量的比值.gM 是衡量场效应管放大能力的重要参数.BVDS 漏源击穿电压.是指栅源电压UGS一定时,场效应管正常工作所能承受的最大漏源电压.这是一项极限参数,加在场效应管上的工作电压必须小于BVDS.PDSM 最大耗散功率,也是一项极限参数

7、,是指场效应管性能不变坏时所允许的最大漏源耗散功率.使用时,场效应管实际功耗应小于PDSM并留有一定余量. IDSM 最大漏源电流.是一项极限参数,是指场效应管正常工作时,漏源间所允许通过的最大电流.场效应管的工作电流不应超过IDSM。场效应管是电压控制元件,而晶体管是电流控制元件.在只允许从信号源取较少电流的情况下,应选用场效应管;而在信号电压较低,又允许从信号源取较多电流的条件下,应选用晶体管.场效应管是利用多数载流子导电,所以称之为单极型器件,而晶体管是即有多数载流子,也利用少数载流子导电,被称之为双极型器件. 有些场效应管的源极和漏极可以互换使用,栅压也可正可负,灵活性比晶体管好. 场

8、效应管能在很小电流和很低电压的条件下工作,而且它的制造工艺可以很方便地把很多场效应管集成在一块硅片上,因此场效应管在大规模集成电路中得到了广泛的应用.下面；分析这些电荷在开/关状态下，是如何影响FET工作的。FET静态关断时，Cgd/Cgs充电状态如下图1所示，栅电压为零，Qgs=0。Qgd被充满，Vgd=Vds。注：由于Cds通常和其它杂散电容并联在一起；共同对电源施加影响，因此；这里暂时不做分析。问题将在后面和杂散参数一起一并讨论。给FET的栅极施加正脉冲（图2）。由于Cgd在承受正压时，电容量非常小（Cgd虽然小；但是Qgd=Cgd*Ugd，Qgd仍然是很大的），Cgs远大于Cgd。因此

9、；脉冲初期，驱动脉冲主要为Cgs充电，直到FET开始开启为止。开启时；FET 的栅电压就是门槛电压Vth。大多数情况下；栅电压达到Vth前，只有很小的电流流过FET。FET一直处于关断状态。当FET栅电压达到Vth，FET开始导电。无论负载在漏极还是在源极，都将因有电流流过而承受部分或全部电压。这样FET将经历由阻断状态时承受全部电压逐渐变到短路而几乎没有电压降落为止的过程（下图1）。这个过程中，Cgd同步经历了放电过程。放电电流为I=Qgd/ton。Igd密勒电流分流了FET的驱动电流！使得FET的栅电压上升变缓（下图2）。弥勒电荷越大；这个斜坡越长。弥勒电荷不仅和器件有关还和漏极电压有关。

10、一般；电压越高；电荷量越大。我有个问题想请教，Qgd在放电过程中应该是慢慢减小的，那图1中的Igd如何是方波呢？电容电压是慢慢变的。所以；流过电容的电流是Ic=Cdu/dt。当电压是均匀变化的时候；du/dt成了常数，Ic就成了一直流值了。从波型上看；就是方波。能再解释一下为何du/dt是均匀变化的吗？FET在开的过程中；Vg近似等于Vth不变，驱动电流Ig=(Vcc-Vth)/Rg 近似是一恒定值，弥勒电流和这个值近似相等。你这个公式算起来不错，什么原因导致米勒平台的斜坡很平坦，从而让你来近似Vg等于Vth，如果是跨导很大，又是什么决定了跨导很大？器件在设计时；根据功率开关特点，尽可能的做大

11、了该值。它和扩散杂质、分布梯度、沟道等效宽度、绝缘层厚度及介电常数都有关系。一旦做好后；在相当范围内是一常数。这和三极管的电流放大倍数的概念非常类似。只不过三极管是基极电流和集电极电流之比；FET是栅电压和ID之比。三极管是两个电流比；互消后成无量纲量；FET 成了跨导。仅从器件讲；跨导常数特性和稳定的驱动电流；导致产生平坦的弥勒平台。引线级及负载的电感效应会引起振铃，这已超出了器件讨论范围；在以后适当时间再做讨论。假设我给GS反并联一个二极管那弥勒电流不是可以很快释放，那开关速度不是提高了？这样弥勒电流的的放电回路不经过驱动电阻了。弥勒电容是D与G之间的电容，你给GS 之间反向并联一个二极管

12、有什么用？FET“ON”的时候，Vgs始终是大于0V，这个二极管没机会导通啊。我觉得震铃的原因就是这个弥勒效应把弥勒电容放大N倍。振铃可能是多种原因造成的。其中之一是当开关足够快时；负载的电感效应被放大，在开或关的线性时间区，使系统满足了三点振荡要求。任何时候；电流都是从一端流入从另一端流出。从流入端看；都是所谓的充电；流出端看；都是所谓的放电。显然；充放电都是人为规定的。所以；通论时；大家都只有一个参考。像您这样随意换讨论端口；自然一堆矛盾了。旅长您好，希望您能解释一下为什么VGS的波形会有这么几段。看了您的这篇帖子之后，好像更多的提到了fet导通前和密勒效应区，而对最后t3-t4的这个阶段

13、讲的比较少。是不是实际中只有两个阶段呢？我用示波器观察波形的时候，很明显的看到了fet导通之前和密勒效应区的波形，但是芯片规格书上都是这么三段式的。另外，我看到fet规格书上提到给fet充电时的电量的波形也是这种三段式的。请多多指教（下图1）。t3-t4只是强化饱和导通而已；没有改变MOS工作状况。FET的栅电压达到Vth后；电流流过FET 的沟道（下图2），此时；FET工作在线性区。FET视在斜率随Id大小变化而变。但从Vg、Id的变化量看，两者之比就是FET跨到S。即S=(Id2-Id1)/(Vgs2-Vgs1)。其中；同样粗细的亮色线为一组；代表各自的Vg和Id的关系。由于在FET开的过

14、程中，栅电压变缓，是弥勒电容分流引起的，所以；也叫弥勒效应区。因此；在断续反激电源里，弥勒效应区的栅电压斜率基本不变。而正激、半/全桥等；斜率随负载而变。提问：既然在正激半/全桥电路里；弥勒效应区的栅电压斜率随负载电流而变。那么；1）为啥在断续的反激电路里；它会不变？2）斜率变了；这个斜坡时间是变长了？还是短了？还是不变？正激、半/全桥等；斜率随负载而变。应该随着负载的增大斜率变大。因为负载重时：MOS导通瞬间的ID2-ID1增大。因为这时的D极电流也是从零斜坡上升的。反激电源断续时；每次变压器（负载）电流初始状态都是“0”！负载电流的斜坡要比栅电压远远的缓多了！所以；在开关电源里，驱动脉冲沿

15、略微的抖动是正常的。但是；弥勒效应时间基本不变。弥勒效应时间（开关时间）ton/off=Qgd/Ig注：1）Ig指FET的栅驱动电流。FET “ON” Ig=（Vb-Vth）/Rg；2）Vb：稳态栅驱动电压。弱弱地问？抖动是什么引起的！电压和负载波动. 主要是交流整流成直流后的纹波。对于开环电源/逆变电源讲；这个现象比较明显。我最近就正在开环调试一个全桥电路，遇到了您这里所讲的Vgs抖动的问题，实验波形如下图1所示。发现当输入电压升高，负载加大时Vgs就会出现一个明显的跌落，不知是不是您这里所说的抖动的现象，如果不是您觉得是什么问题引起的呢？全桥电路中MOSFET我是用高速光耦HCPL3120

16、来直接进行驱动的，MOSFET采用的是英飞凌的47N60C3。这是引线电感效应引起的震铃现象。需要用电容退耦解决。麻烦您能说得详细些吗？在哪里加入电容来解决这个振铃现象呢？我的供电电源引线确实拉的很长，应该就是这个引入了较大的引线电感吧。高端FET的漏极和低边FET的源极这两点间加一高频无感电容。谢谢您的建议，我这就去试试。另外我把引线缩短，稍微增大点门极驱动电阻也应该是有效的吧？有效！我的变压器驱动的半桥也有Vgs抖动（上图2），但半桥没加高压时Vgs的波形很好，加电压后Vgs就有抖动。像你上面说的，我加了0.33u电容退耦也没多大效果,我是直接焊在MOS管的脚上.你是如何测到的波形？这个是

17、下桥臂的，因为上桥臂是另一个绕组，所以上桥臂的波形是和这个的负方向的一样的.从图上看；是变压器漏感和FET的栅电容谐振了。但是目前还是可用的。另外。，高低边共用一个驱动变压器时；由于互耦的原因，也会出现这现象。想问一下，为什么半桥上没加电时，波形很好呢？由于弥勒效应的作用；会使栅电容突变而使电路出现扰动。这在不加压时是没有的。变压器每个绕组间还有寄生电容。高速开关时的方波也会被互相耦合。PCB线的相互干扰也是一种可能。这些原因都会导致振铃出现。这个是仙童半导体讲解MOSFET特性的应用手册中给出的一张图，我是这么理解这个图的：当Vgs电压达到Vgs(th)之后MOS开始逐渐导通ID在增加，但是

18、由于此时跨导比较小，负载又重（电阻比较小）所以此时的负载电压降很小，相当于整个放大器放大倍数小，那么弥勒效应不明显。当VGS的电压跟VDS电压之间达到ID*跨导之后VDS下降比较快，也就是电压放大倍数高了，这个时候弥勒效应相当明显，所以晶体管在高频应用的时候接成共射工基电路让集电极电压不变就是这个道理。完全可以这样理解。器件在小电流或很大电流时的跨导都是非常低的。这图意思大体正确，但；比例有些问题。这个问题正准备稍后提高。对于实际器件；在Vg达到Vth以前；ID实际已经有少量流过，但是；电压基本上都落在FET上，弥勒效应比较小，FET跨导远低于标称值。这段Vg基本是一圆弧。由于非线性分析比较困

19、难；在分析时做了工程理想化近似。FET经过弥勒区后；完全导通。原先阻断D-S的PN结被开启的沟道短路。由于失去了部分绝缘层，Cgd变大；以至和Cgs相当。并且；Cgd通过低阻抗的开启沟道；和Cgs实现物理上的并联。这样；使得后期的驱动栅电压沿发生了变化。如图1所示。FET的关断过程和开启过程的物理变化是一样的，只是过程刚好相反（下图2）。如前面介绍，完整周期的驱动波型如图3所示。对比输入输出，回忆每个阶段的物理过程，思考一下这样的驱动；在工程中会有啥问题？大家发现没有；FET开通延时是ton1-ton2，而关断延时是toff1-toff3。想想为啥会这样？在电路中是否有危害？如何补偿？FET开

20、通延时指未开通之前不包括米勒效应区，关断延时是指开通的状态包括米勒效应区，从上面的图可以看出开关损耗基本集中在这一块，用软开关能解决吗？可以解决！软开关时；弥勒效应区就没有了。显然；脉冲被加宽了！如果是开关电源；将限制最小脉冲宽度和对称性。如果是逆变器；将导致输出齐次谐波。适当的减慢“ON”；加快“OFF”，能补偿这样的变化。所以很多的驱动IC的拉电流能力明显要大于灌电流能力。是吧？适用高压驱动IC！贴个典型实测栅VD的波型，体验一下其中的奥妙（下图1）。思考：均匀的VD变化有哪些好处？仔细看看FET沟道部分结构，大家看；是否可以拼出图2来。将图上下倒一下；就不难发现，FET的D-S间并联了三

21、极管。由于这个效应，FET有电压变化率承受限制。现在的一线厂家基本或完全解决了这个问题，在实际工程中；不用过于担心，但；对于二线及杂牌厂家，一定要实测！我来张实际的截图，呵呵。这是我做的BUCK电路中的Vgs与Vds波形。非常干净！开关电源的地线；始终有噪音流淌着；无论你是否愿意。为了防制FET误开通，我们总希望Vth高些。一般；标准的优质管子的门槛在34.5V水平。但是任何事务都有两面性；门槛高，低压场合用就有问题。这样；就诞生了FET新品一族:逻辑电平FET。现在；逻辑电平FET有这几个等级：1.8V逻辑兼容门槛Vth: 0.61.2V；2.5/2.7V逻辑兼容门槛Vth: 0.81.8V

22、；3.3V逻辑兼容门槛Vth: 1.22.7V；5V逻辑兼容门槛电压:1.82.7V。所以;选器件前,先要根据场合找对类! 以IR公司的命名规则为例：IRF是标准FET的代号（IRF6XXX/IRF7XXX除外）。IRLXXXX中的L表示逻辑电平驱动。一般；在产品列表里会给出典型栅电压时的RDSON或电流值（如1.8V、2.7V、3.3V栅电压时的值）选时；根据各公司命名规则去搜就可以了。为应对不同工作状态；FET根据寄身体二极管特性分成快恢复和普通规格。所有MOSFET厂家；都是买一搭一，无论你是否愿意！一个开关沟道搭一二极管！正向时；二极管是阻断的，倒没啥。可FET是双向可通的器件，反向流

23、电流时；在死区时间里，二极管将必然导通。如ZVS/同步整流。反向回复时间和电荷量决定了电源的效率和电磁噪音（下图）。看trr和Qrr，trr是二极管恢复时间；Qrr是恢复电荷量。在电路里；类似在FET的DS间并联电容。这两个值越大；电容量也越大。这个电容值还和温度和实际流过二极管的电流大小有关。电流越大；温度越高，等效电容越大。因此；在对比不同数据表时；一定要看清测试条件。否则；劣管也能标出好参数的。这里；二极管流过电流时间基本和Qrr&trr无关。EAR/EAS这两个量描述的是FET抗雪崩击穿的能力。EAR描述的是可重复的雪崩耐量。EAS描述的是单次耐量。如在小功率反激里；取消RCD吸收后，

24、大电流负载时的漏极电压就需要EAR这个量来考核安全。再如大电流半/全桥电路里，桥短路时电流非常大；即便在安全工作区能关断FET；仍会因引线等杂散寄生电感的作用而产生过压，当关的比较快时；过压就会超过FET耐压极限而击穿。EAS是衡量FET此时是否安全的参量.这里只列举了这两个量的概念了两个实际工程中的应用实例。它们的意义远非这些。下图这两个量的典型图表：这两个量不仅和芯自身特性片有关；还和结温和电流都有关系。使用时；一定要根据实际情况正确选用不同的曲线。能帮助讲讲EAR/ EAS的区别吗？和各自的侧重点吗？现在的FET工艺；可以保证FET的寄生二极管可以象TVS（快速功率稳压二极管）一样承受击

25、穿。EAR/EAS是描述这个二极管承受击穿能量的指标。EAR是指可重复击穿的雪崩耐量。EAS是指单次的雪崩耐量。实际工程中；是用电感储能/释放的模式来测量的。电感储能：W=1/2I2L。安全工作区SOA，先看左图。这是两个同为600V的MOSFET，都能在600V下承受最大饱和电流。即在15V栅压时；MOSFET能流过的最大电流（MOSFET进入了线性区；呈恒流状态），此时的电流不随电压增高而增加！状态位置见右图中蓝圈内的红线区域（最大到600V，呵呵有些画过了）：显然；这两个FET都能在这电压电流下挺住，但；能坚持的时间却不一样。图1左边显示；能挺1微秒，而右侧约能挺10微秒。水蜘蛛老师，这

26、句“左边图显示；能挺1微秒，而右侧约能挺10微秒。”没看明白。看安全工作曲线。是不是看横坐标600V，然后纵坐标最大处的点啊？左边那个时间TP=0.001MS 就是1US，但是右边怎么没看见啊？这是等时曲线。每个线都是等时间测量的。右边没单位。左边纵坐标是电流；横坐标是电压。你的意思是右边那个时间只是没标出来。每条曲线都标注了测试时间！左边纵轴是！右边没单位和坐标！就现在的mos工艺而言，有coolmos，好像还有其他各种类的mos。它们具体区别是什么呢？在耐压上有何差异呢?比如说coolmos的晶片有些小，耐量就很低。COOLMOS不只是小的问题；关键是现在的它内部电场结构没有自愈特性；导致

27、抗失效模式不具有高耐量。HiperFET HEXFET Coolmos这些不同种类的mos，具体区别在哪里呢？分别适合用在什么场合呢？它们各自的制造工艺又是怎样的呢出于对同行尊重和技术方面问题，很难去评说谁如何如何。尤其是工艺；很多是他们的核心技术或机密，实在不好乱说啊！真的很抱歉！这里只是从应用角度看问题，除非是要在应用中需特别注意而牵扯；不讨论工艺。那这些HiperFET HEXFET Coolmos，分别适合用在哪些场合呢？这个不涉及他们的核心技术和机密了吧？HiperFET主要优化了寄生二极管的反向恢复特性；栅电荷等也适当的下降。比较适合有续流现象的使用场合。HEXFET是比较传统的F

28、ET，现有多个发展分支。如低弥勒方向；快恢复方向；低EMI方向等。每个分支都是为不同应用而优化的。现在；几乎每个应用都有它的优化版本。Coolmos重点降低了RDSON，特别适合做高频功率开关。HiperFET/Coolmos更多适用在高压场合，HEXFET比较适合中/高压场合。意思是说：HiperFET的反向恢复二极管特性很好，比较适合用在移相全桥，串联谐振等体寄生二极管需要导通的场合。HEXFET就是比较传统的。Coolmos既然Rdson比较小，更适合用在低压大电流的场合，比如推挽等硬开关拓扑要优先考虑CoolMOS。但上贴有提到，CoolMOS不具有高耐量，如何适用在高压场合呢？Coo

29、lmos是高压场合开关器件，在中低压的优势很不明显。是否能用，主要看它在正常时的特性。如开关特性/稳态损耗等等。Coolmos缺的是短路耐量，需要用一些技术手段来弥补。但；这不能替代它在正常工作时的优点。能否说下MOS的击穿电压与雪崩击穿电压的区别？正常工作；应按标称电压算。它其实不是击穿电压；而是FET的D-S标称额定耐压。它是厂家保证的耐受值，雪崩电压是FET的实际击穿电压，它要比FET标称耐压电压高。一般场合的高压FET用0.8就很好了。如500VFET可以安全的工作在DC400V系统里。建立参考基础是额定电压。额定电压和击穿电压差；是厂家为自己留的保证量。FET是通过吸引电子（P沟是排

30、斥电子）方式导通的，通时；电流没有经过PN结（只有沟道体电阻）。这样；FET就成了多子导电的器件，温度越高；压降越大。因此；FET是自均流器件。也正因为此；FET允许瞬间流过超额定电流若干倍的电流而不会损坏。我们通常可以用I2R来计算FET电阻型损耗，再用热阻来计算温升；看器件（结）是否超过允许温度。这是器件稳态的计算方法。但是；脉冲电流的时间非常短；造成的损耗瞬间聚集在FET的沟道或周围材料里。热无法瞬间导出而只加热FET沟道或周围局部物质。因此；器件工况和稳态是完全不同的，现引入瞬态热阻概念来计算器件（结）的温升。这是典型的瞬态结壳热阻曲线。按占空比和脉冲宽度；在左测查出对应热阻；就可以和

31、通常一样计算了。需要注意；有些厂家给的是绝对热阻；而有些是给的相对归一化热阻。看看处于关断过程中的小FET（线性状态下）和三点式高频震荡器的对比。只要Cdg和Cds（包括变压器等在内的杂散电容）大到一定程度，配合适当的Rg就会振荡。合理的选择Rg和选择好的FET是解决方法。一般，一线产品的Cdg比较小。用了FAIRCHILD的FQPF2N60C,5N60C,12N60C和TOSHIBA的2SK2717对照，谐振情况都比较接近。 RG的配合有些变化。在做辐射试验时，RG=100欧的辐射干扰比RG=75欧的略大些，可能就是这里谐振更小些引起。根据这张示意图，其实也就是关断时变压器漏感与CDS产生了

32、串联谐振。谐振频率F=1/SQRT(Lk*Cds); Lk可以测得，Cds也可以通过焊在PCB板上测试的等效电容来代替。我这里给出下：LK=20uH;CDS=163nF; f=1.75MHZ；实测是在34-40MHZ之间异常突起不知哪里出错了，请指教。抗辐照；需要专门的抗照管子。这类管子因有自俞能力而可以长期生存。普通管子会因积累而很快失效。抗照管子？头一次听说。可否介绍一两种型号供学习下。https:/http:/ 85普通FET极易受中等分子量离子及带电轻粒子轰击而快速失效。长期积累；问题更大。FET天生集成了三个电容Cdg、Cgs、Cds。前两主要介绍了Cdg和Cgs，下面讨论Cds。C

33、ds包括了三部分内容：1）沟道的Cds，2）寄生二极管的Qrr，3）PCB等布局引起的分部电容。这是个最受争议的东西；几多喜欢几多恨。软开关喜欢；硬开关怕。电磁降噪也要它。在硬开关电路里；每次FET开通前，Cds总是被充的高高的电压；存了W=1/2CU2的能量。无论FET开的多快；这些能量总是在FET的开关线性区，通过沟道释放。也就是说；FET在“开”的足够快时；开的速度和损耗无关。电容里的那些能量都是要FET消耗掉的！所以；在做反激电源时，通常要取比较低的反压。对于高压供电电源，工作电压越高；损耗越大。这电容在增加FET“ON”的损耗同时；缓冲了“OFF”时的电压变化率。FET 关的时候；电

34、流首先被挤入D-S间并的这个电容。是D-S在短暂的一瞬间电压不会升起。如果在电压升起前；FET能关断，就实现了零电压软关断。这个电容越大；FET的关断损耗越低。虽然在硬开关电路里，D-S间的电容常令我们很讨厌。但是；适度的容量配合适当的驱动；可以将FET损耗减到最小，而噪音也同时可以最佳化。从另一方面可以看出；FET不是越大越好，选大FET有时损耗会更大。只有适度的选用合适的FET/IGBT才是上上之选。自然负载换流的ZVS；就是利用CDS和变压器等感性元件的二阶响应，达到初始零电压开通的。CDS的波动范围决定了LC过度响应时间的时间。CDS的稳定性；对利用延时达到零压状态的拓扑是致命的。如Z

35、VS反激拓扑；临界ZVS PFC等。ZVS拓扑里；由于FET可以零电压开关，CDS短路引起的损耗不复存在，为了达到低损耗；甚至要在DS间并联外加的电容。CDS的稳定性反而成为最主要的问题。由此；一旦FET的反向寄生二极管有续流过程，Qrr的温度特性变得更重要。因此；在ZVS拓扑里；当FET的寄生二极管有可能被打开，Qrr的高/低温之比成为衡量是否合用的重要参数。这里需要注意：1）ZVS 拓扑减少了器件的电压应力，但；或多或少的增加了电流应力。2）ZVS抑制了系统电压的变化率，可以减少高频段的电磁噪音。但；由于电流应力的增加；低频段噪音可能会劣化。除了FET的管芯，封装也是非常重要的。普通塑封的

36、FET封装大体包括绑定线和壳体部分。由于物理引线的存在；多少都会在引线上寄生电感。封装大小不同；电感量也不一样。对于标准封装：TO-247：漏极（串联）电感：4.8nH，源极（串联）电感：6nH；TO-220：漏极（串联）电感：3.7nH，源极（串联）电感：4.5nH；D2PACK 漏极（串联）电感：0.8nH，源极（串联）电感：4.5nH；D2PACK-7P: 漏极（串联）电感：0.8nH，源极（串联）电感：2.7nH。同样电流下；引脚电感会随开关速度提高而增大感应电压。尤其是源极电感，感应电压直接拖延器件的关断。大封装有利散热，却不利于高速开关，受限于更高频工作。小封装可以工作在更高频率，

37、但；并管增加了工艺复杂性。我看到sometimes老师的帖子提到有EMI干扰等问题。您在帖子中提到过可以将一个大FET和一个小FET并联来提高开关效率的问题，这点请问您能详细讲吗？您的意思是不是指大FET的Vth高于小FET的Vth,所以先关后开？小FET先导通，放掉Cds上的电荷，让Vds降下去，我想请教下大FET的Cgd这时候不会通过小管的ds支路充电吗？这时的弥勒效应是怎么减小的？零电压开关时；没有弥勒现象。零电压开关时,如果驱动不足，就有弥勒现象！呵呵，如果说错话，就拿砖拍我。驱动不足的确是会导致非零电压开关但是；那是故障状态。谁先开关是逻辑控制的和VTH无关。您指的并联是指DS并联，栅极不并联。DS短路；测G到D/S的电容。这电容就是Ciss。看看是否在数据表列的范围。水蜘蛛老师，如果对于NMOS来说，在GS端加正电压12V，那么电流可以从S流向D 吗？这个电流是通过N沟道的吗？这时体内二极管还存在吗？MOS管的电流可以双向流通的。但是反向流的时候体内二极管还存在吗？存在！沟道和二极管并联工作。当GS加正电压的时候，体内二极管还存在，如果S到D流过的电流产生的压降小于二极管的VF，那么电流就流过RDSON，如果大于二极管VF，那么就同时流过电流。这样理解，对吧？无论是否在-加压，二极管都是存在的。你可以理解为是受栅控的可变电阻（实际上也就是如此）。