7双采样技术及Class

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1、采用双采样技术及 Class-AB 运放技术的 ExtendedCounting ADC 设计1、 应用背景随着微电子工艺技术以迅猛的速度向前发展，数字电路的成本越来越低且处理能力越来 越强。而且，数字信号相对于模拟信号具有更好的“鲁棒性”，更有利于无失真的传输。因 此，在如今的电子技术领域，尽早的将信号进行A/D变换，从而进入数字域中进行处理和 传输成为一个不可逆转的发展趋势。这种趋势不仅在传统的信号处理领域（如语音信号处理、 图像信号处理、无线通信等领域）越来越明显，而且扩展到了传感器领域。在很多传感器领 域都开始将 A/D 变换器集成到传感器读出电路上面，从而形成单片的数字化传感器读出电

2、 路来取代过去的模拟读出电路芯片加片外独立ADC芯片的组合。例如，对于高性能的红外 传感器阵列需要精度非常高的ADC来将模拟读出电路输出的模拟信号进行A/D转换，随后 进入图像处理芯片中进行处理。过去，该ADC芯片与模拟读出电路分成两个芯片完成，系 统集成的成本较高，且模拟信号在这两个芯片之间传输过程中易产生失真。为了解决这些问 题，将ADC集成到读出电路片上已成为一种发展趋势。下图为以色列的SCD设计的一种 在片上集成了列级ADC的数字化红外传感器阵列读出电路。3640x2 READUXES图 1. SCD 公司列级 ADC 结构示意图-ZH-J-J-卜512*M03THpp二a-a -XI

3、I-r-iviVjF|BEQCARRY将A/D变换器集成到传感器阵列芯片当中就对A/D变换器的设计提出了很多独特的要 求。尤其是对某些高性能的应用领域，往往要求A/D变换器具有很高的精度（14bit以上）， 极低的功耗（单个 ADC 功耗在 100uW 一下）以及适当的转换速度（例如对于阵列应用的 情况，由于多个传感器单元共用一个ADC，往往要求ADC的转换速度在几十KHz以上）。 同时为了在片上集成大量ADC的需要，往往还要求ADC的结构简单，面积小。传统的用 于传感器应用的ADC结构主要包括单斜或双斜积分型ADC、逐次逼近型ADC等。它们或 者无法满足高精度的要求，或者无法达到要求的转换速

4、度，往往不适合大规模的传感器阵列 应用。扩展计数型ADC (Extended Counting ADC)将一阶增量Sigma-Delta ADC与传统的 Nyquist-Rate ADC 结合起来，综合了 Sigma-Delta ADC 高精度与 Nyqust-Rate ADC速度相对 较快的优点，且结构简单，非常适合传感器阵列应用。本设计对Extended Counting ADC进 行了改进，引入了双采样技术以及Class-AB运放技术，使得ADC在保持高精度和一定速度 的前提下整体功耗大幅度降低。2、 Extended Counting ADC 及其改进方法2.1 Extended Co

5、unting ADC 原理图 2. 一阶增量 Sigma-Delta ADC图 3. 传统的一阶 Sigma-Delta ADCExtended Counting ADC 的基础是一阶增量 Sigma-Delta ADC。增量 Sigma-Delta ADC 与 传统的Sigma-Delta ADC结构非常相似，其主要区别在于增量Sigma-Delta ADC的积分器和 数字滤波器都增加了一个reset控制端，每变换完一个数据可利用reset对积分器和数字滤波 器清零。这使得这种ADC结构适合于传感器应用。下面介绍一阶增量Sigma-Delta ADC的 工作原理。以计数器作为抽取滤波器的一阶

6、增量Sigma-Delta ADC的示意图如图2所示。其结构与 传统的Sigma-Delta ADC (见图3)类似，不同之处在于对每一个采样点进行转换之前都对 积分器和计数器进行复位。设输入的信号为DC信号Vin，则有：N 个周期后有：VN二 Nx Vin - Hdi x Vrefi=1H di xVrefVN因此Vin = i+(5)NN对于一阶调制器，总有下式成立-Vref V N Vref(6)由以上两式可以看出，通过计数器对di的累加可以得到Vin的数字输出Hdi，并i =1VN且注意到积分器的输出VN是变化的残差的N倍。转换的精度由累加的周期数N决N定，若需要得到n位的精度，需要的

7、周期数为2-从上面的分析可以看出，一阶增量ADC积分型ADC类似，只不过Vin和Vref是交替累加的。一阶增量ADC的主要问题是转换速度很慢。为了解决其转换速度慢的问题可以对积分器的输出VN再进行变换，得到低有效位的输出，这样就形成了 Extended CountingVNADC。前面已经提到VN是残差一于的N倍，已经是一个大信号，不需要再进行放大。(VrefDigital control & Reference generation图 4. Extended Counting ADC 结构示意图Extended Counting ADC 的示意图如图4所示。其工作过程分为两个阶段：第一阶段为

8、 增量变换过程(也称为计数过程)，通过N=2n1个周期，得到了 n1位的高有效位输出；第二 阶段为扩展变换阶段，采用传统的Nyqusit-Rate变换方法(如逐次逼近法或循环法)对第一 阶段的积分器输出VN进行变换，从而得到了 n2位的低有效位输出。而第二阶段只需要n2 个周期。Extended Counting ADC 有如下优点：(1)精度可以做到很高。由于n1个高有效位通过Sigma-Delta调制的方法得到，精度不依赖于元件匹配度。尽管扩展变换阶段的变换精度由元件匹配精度决定，但是元件 不匹配造成的误差对整个变换的影响缩小了 2nl。(2) 转换速度变快。设需要得到口=片+出位的转换精

9、度，双斜ADC或基本的一阶增量 ADC需要2n个时钟周期，而扩展的增量ADC需要2ni+n2个周期。(3) 结构简单。扩展的增量 ADC 可以保持一阶增量 ADC 结构简单的优点。因为无论 采用逐次逼近法或循环法进行扩展阶段的变换，都可以复用计数过程的电路单元 (积分器和比较器)，并没有增加额外的模拟电路模块。另外，数字控制电路和参 考电平产生电路可以被所有列ADC共用。(4) 功耗较低。由于其转换过程所需周期数较少，从而缓解了对模拟电路工作带宽的要 求，可以降低功耗。扩展变化阶段可以采用多种方式，例如采用逐次逼近结构，循环结构等等。在本设计中 扩展变换过程采用循环ADC实现。循环ADC的结构

10、示意图如图5所示。其工作原理如下: 首先将待变换的模拟输入与0 电平比较，若大于0 则此位的数字输出为1，同时将该电平乘 以 2 后与 Vref 相减得到新的待比较电平；若小于 0 则此位输出为 0，同时将该电平乘以 2 后与 Vref 相加形成新的待比较电平。随后不断重复上述过程，得到各个低有效位的输出结 果。-Vref Vref图 5. 循环 ADC 结构示意图从上面的叙述和图 5 中可以看出下式成立:Vresiduei = 2 x Vresiduei -1 - Douti -1 x Vref(7)由该式可得经过N2个时钟后有：Vresidue1 = 2 2- Douti x Vref +

11、 2-n2 Vresidueni=1(8)可见，N2个周期后对计数过程后产生的残差 Vresidue进行了量化，量化误差为 2-N2Vresiduen。循环ADC用到的乘2并相减电路可复用一阶Sigma-Delta调制器中的OTA和比较器单 元，因此电路结构非常简单。主要包括一个积分器，一个比较器和一个位数较低的计数器。2.2双采样积分器技术在Extended Counting ADC结构中最重要的电路模块是积分器。在开关电容电路中，常用的一种积分器电路如图6 所示。该积分器的工作过程包含两个阶段：采样阶段和积分阶段。 在采样阶段，采样电容C1跟踪输入电压Vin,积分电容C2上保持上一个周期积

12、分器的输出 值，运算放大器实际上没有起作用，处于闲置状态。在积分阶段， C1 上保持的电荷在运放 的作用下转移到C2上，完成了积分功能。因此，完成一个积分过程共需要两个时钟相位， 而在采样相位中运算放大器处于闲置状态，没有工作。但是，运放即使不工作，也在消耗静 态电流，因此，这种积分器浪费了很大一部分功耗。(a)采样(b)积分图 6. 传统的开关电容积分器如果能够在采样相位中也将运放利用起来，就可以消除运放的闲置状态，从而节省功耗。 双采样技术可以实现该功能。图 7 所示为一种简单的双采样积分器。这种积分器共有两个采 样电容C1和C1。在PH1相位，电容C1进行采样，与此同时，电容C1上的电荷

13、转移到 了积分电容C2 上,完成了一次积分；而在PH2相位，C1与C1的功能交换，C1进行采样， 而 C1 完成积分。对于双采样积分器，一个时钟周期的两个相位个完成了一次积分，运放时 钟处于工作状态，因此积分速度比传统积分器快了一倍。换一个角度来看，在积分速度一定 时，采用双采样积分器所需的时钟频率是传统积分器的一半，也即时钟周期延长了一倍，运 放完成一次建立过程允许的建立时间也相应延长了一倍，因此运放的功耗可以大大降低。当 然，实现双采样积分器所需要付出的代价是采样电容数量增加了一倍。从上面的分析可以看出，只要C1=C1，就可以通过双采样技术实现两倍于时钟频率的 采样速率。即如果时钟频率为F

14、，则采样速率为F二2F。但是，由于电容的匹配精度C S C是有限的，在制作时C1和C1总会存在一定的匹配误差AC = C1 - C1。因此，实际过程 中的积分操作等效于图8 所示的积分过程。从图8中可以看出，实际积分过程相当于采样电容Cl以2F的采样频率进行采样，同C时还有一个大小为AC的采样电容以F的频率进行采样。AC所进行的采样过程会将VinC的频谱中附近的频谱分量混叠到信号频带中。通常情况下，在Sigma-Delta调制器中输 入信号是带限的，F附近的频率分量很小，因此AC的影响可忽略不计。但是，如果环路C的反馈信号也通过该积分器进行积分，则会产生很大的混叠，因为反馈信号中包含了被调制

15、的高频的量化噪声，在F的频谱分量很大。C 为了解决上述电容失配带来的问题，可以改变双采样积分器的结构。对于全差分结构的 积分器，图9所示的Fully floating积分器结构可以很好的解决电容失配问题。图 9. Fully floating 全差分积分器图 9 中输入信号和输出信号全为全差分信号，信号的共模电平均为0。采样电容的均值 为C1，差值为AC。开关在一个时钟周期的每个相位都切换一次，使积分器完成一次积分。 可见，这种结构实现了双采样，采样频率为 2F 。在开关切换时对上下两个积分电容转移C的电荷分别为：Q - =Vin (1 + z t)(C1 1/2AC)(9)IN差分电荷为：Q

16、 + 二 Vin(1 + z-1)(C1 + 1/2AC)IN(10)Q + - Q-二 2Vin(1 + z-1)C1(11)IN IN共模电荷为：1/2(Q + + Q-)二 1/2(Vin(1 + z-1)ACIN IN(12)从（11）和（12）两式中可以看出，每次积分时的差模电平值与AC无关，只与两个采 样电容的平均值C1有关。这就保证了一个时钟周期的两次采样的情况是完全相同的，从而 消除了电容失配的影响。AC的影响主要体现在对共模电平的改变上。但是，由于AC通常 很小，其对共模电平的影响（由（12）式决定）较小，与运算放大器的输入共模电平可容许 的范围相比通常可忽略不计。Fully

17、 floating 积分器的另一主要问题是工作时运算放大器的输入端始终是浮空节点。因 此在使用这种积分器时必须保证在某些时钟相位能够使运算放大器的输入端通过低阻通路 接到合适的共模电平，从而保证运放的正常工作。在本设计中将采用Fully floating积分器实现双采样，从而达到将时钟频率减小一半，降 低模拟电路功耗的目的。由于ADC使用的是增量Sigma-Delta结构，在每变换完一个采样 点后会对积分器进行reset，因此，可以在此reset相位将运放的输入端接到合适的共模电平， 从而避免该浮空节点可能带来的问题。2.3 Class-AB 运放技术在开关电容电路中运放的建立过程通常需要经历

18、两个阶段：首先是大信号过程，此时由 于加在运放输入端的差分电平很大，运放脱离了线性工作区，此时对于传统的运放结构相当 于一个恒定的电流源为电容冲放电，电流的大小有运放的电流源决定，衡量该过程的速度的 参数是运放的摆率。随后由于负反馈的作用，运放输入端差分电平逐渐减小，运放重新进入 线性工作区，此时的建立过程满足指数上升规律，衡量该过程的建立速度的参数是运放的 GBW。传统的运放结构都属于 A 类运放，它的摆率受限于运放的偏置电流源的电流大小。而 偏置电流源无论运放是否再进行建立操作都是始终导通的，因此功耗效率很低。假设设计时 想提高摆率，就需要将偏置电流增大，而此时消耗的静态功耗也会相应增大。

19、因此A类运 放不适合低功耗应用。Class-AB 运放是为了提高传统的 A 类运放的功率效率而提出的。这种运放在不进行大 信号建立过程时的静态电流很小，功耗很低。而当运放的输入端差分电压增大，运放进入大 信号工作状态时，其输出电流可以瞬时提高到很大的值，从而使大信号建立过程快速完成， 随后运放又恢复到正常工作状态，静态电流重新降至较小的值。因此， Class-AB 运放可以 大大的提高功耗效率。实现Class-AB运放的方法通常有两种：Class-AB输入级和Class-AB输出级。对于选用 Class-AB 输出级的运放，往往需要设计为两级运放，由于需要密勒补偿，其功耗较大，因 此不适合低功

20、耗应用。因此在本设计中采用Class-AB输入级。如图10所示，传统的差分对 输入级的最大输出电流受电流源It限制。而（b）图所示的Class-AB输入级则不同，只要 V+与V-的差值增大，I1或I2就会随之增大，理论上没有上限。在此次设计中将根据图10 （b）所示的原理设计Class-AB运放，以提高运放的功耗效率，从而降低整个系统的功耗。It(a)(b)图 10. （ a ）传统的差分对输入级（ b ） Class-AB 输入级3、系统设计3.1设计指标及设计方案此次设计计划实现的设计指标如表1 所示表1 设计指标工艺电源电压采样频率功耗精度UMC0.18um1.8V51.2KHZ 51.

21、2KHz。测设所加的48正弦波的频率为625Hz。根据上述频率选择，在取250个采样点时刚好为3个正弦波周期， 从而避免了加窗。图19、20、21分别给出了 tt、ff、ss三个工艺角下的仿真结果。表2列出了主要的性能 参数。需要注意的是表中的模拟部分功耗没有计算所有ADC单元可共用部分偏置电路的功 耗（此功耗约10uW左右）。而数字部分功耗也没有计入控制电路功耗，因为控制电路同样 是所有ADC共用的。从图中以及表中所列的数据可以看出设计达到了很好的性能，能够满 足设计指标的要求。ADC Output Spectrum图 19.tt 工艺角 250 点 dft 仿真结果ADC Output S

22、pectrumOHft1irr1drr图 20.ff 工艺角 250 点 dft 仿真结果!T1!r0 if-11mpj蚩口 dO45 O.40.530.30.25/fs o fi2o.5o.o05a0050图 21.ss 工艺角 250 点 dft 仿真结果表2仿真性能列表工艺角SFDR(dB)THD(dB)SNDR(dB)ENOB(dB)SNR(dB)模拟功耗(uW)数字功耗(uW)tt103-10110116.5112655ff103-999916.2110655ss106-10010016.41136555、版图设计瓦富區恙显2624 23： 22 2：9101237653129 28

23、 27 二亍图 22.单列 ADC 版图单列ADC的版图如图22所示。其中ADC核心电路的版图宽度限制在40um以内，最 终的尺寸为 40um*920um。0 升tirti1rr50-500图 23. 250 点 dft 后仿真结果表3后仿真数据SFDR(dB)THD(dB)SNDR(dB)ENOB(dB)SNR(dB)模拟功耗(uW)数字功耗(uW)106-1059715.998655版图设计完成后进行了后仿真，仿真所加时钟和信号与前仿真完全相同，在 tt 工艺角 下进行。仿真结果的dft曲线如图23所示。表3给出了仿真数据。可以看出数据有所恶化 (主要体现在SNR的恶化)，但是仍然可以满足设计要求。6、总结Extended Counting ADC非常适合于大规模传感器阵列片上ADC的应用。它具有精度高、 功耗低、结构相对简单的优点，且能够满足一定的速度要求。另外，通过双采样技术和 Class-AB运放技术，可以进一步降低此类ADC的功耗，使其更具竞争力。