84位先进先出存储器设计

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1、8*4位先进先出（FIFO）存储器设计1 课程设计目的了解及掌握先进先出（FIFO ）存储器的工作特性及其读写方法。2 课程设计设备（1）TDN-CM+或TDN-CM+教学实验系统一台。（2）PC 微机一台。3 课程设计相关理论FIFO存储器结构框图如图3-1所示。首先，FIFO是一种存储器，具有一般存储器 的基本特点，包含一些存储器必有的电路结构，如地址译码电路、存储矩阵等。但是 FIFO 作为一种特殊的存储器，也有它自身的特点。由于它是一种以先进先出方式进行 存储数据的，它不需要地址线，它的地址代码是存放在地址指针（计数器）中的，这是 FIFO 存储器最大的特点。读指针数据读入数据输出写信

2、号控制比较判断电路写地址译码器读地址译码器读信号控制写指针写入电路存储单元读出电路图 3-1 FIFO 结构框图last ignored first additional first write read writereadswriteFF图3-2 FF、EF分别与W、R时序关系图根据时钟域，可以将FIFO分为同步FIFO和异步FIFO。同步FIFO是指读时钟和 写时钟为同一个时钟。在时钟沿来临时同时发生读写操作。异步FIFO是指读写时钟不 一致，读写时钟是互相独立的。FIFO是一种不同时钟域之间传递数据的常用方法，基于FIFO （先进先出）设计的 存储器的数据读出顺序与数据写入顺序始终一致。

3、这种存储器主要用在两个处理数据速 度不同的数字系统之间，作为数据缓冲器来提供必要的数据缓冲,使这两个数字系统达 到同步，低功耗高速度的先进先出存储器在大规模数字集成电路中，尤其是在片上系统 （System on Chip）中经常作为一个必不可少的模块被用到。在功能上FIFO存储器有点 类似一个串行移位寄存器，数据读出顺序与数据写入顺序始终一致。这种存储器主要用 在两个处理数据速度不同的数字系统之间，作为数据缓冲器使用。FIFO的深度：THE DEEPTH，它指的是FIFO可以存储多少个N位的数据（如果宽 度为N）。如一个8位的FIFO，若深度为8,它可以存储8个8位的数据，深度为12， 就可以

4、存储12个8位的数据，FIFO的深度可大可小，个人认为FIFO深度的计算并无 一个固定的公式。在 FIFO 实际工作中，其数据的满/空标志可以控制数据的继续写入 或读出。在一个具体的应用中也不可能由一些参数算数精确的所需 FIFO 深度为多少， 这在写速度大于读速度的理想状态下是可行的，但在实际中用到的 FIFO 深度往往要大 于计算值。一般来说根据电路的具体情况，在兼顾系统性能和FIFO成本的情况下估算 一个大概的宽度和深度就可以了。而对于写速度慢于读速度的应用， FIFO 的深度要根 据读出的数据结构和读出数据的由那些具体的要求来确定。满标志：FIFO已满或将要满时由FIFO的状态电路送出

5、的一个信号，以阻止FIFO 的写操作继续向FIFO中写数据而造成溢出（overflow）。空标志：FIFO已空或将要空时由FIFO的状态电路送出的一个信号，以阻止FIFO 的读操作继续从FIFO中读出数据而造成无效数据的读出（underflow）。读时钟：读操作所遵循的时钟，在每个时钟沿来临时读数据。 写时钟：写操作所遵循的时钟，在每个时钟沿来临时写数据。 读指针：指向下一个读出地址。读完后自动加1。 写指针：指向下一个要写入的地址的，写完自动加1。 读写指针其实就是读写的地址，只不过这个地址不能任意选择，而是连续的。FIFO 设计的难点在于怎样判断 FIFO 的空/满状态。为了保证数据正确的

6、写入或读 出，而不发生益处或读空的状态出现，必须保证 FIFO 在满的情况下，不能进行写操作。 在空的状态下不能进行读操作。怎样判断FIFO的满/空就成了 FIFO设计的核心问题。4 课程设计原理本次课程设计用ispl032芯片来实现一个简单的8位X4的FIFO，其信号引脚如图 4-1 ：EMPJ Y (27)OD0-DO7 (52-45)HTORD (10)RST (34)FULL (26)ID0-ID7 (60-5)FIFOWR (3)图4-1定义FIFO在1032中对应的管脚其各信号的功能为：EMPTY ：FIFO 存储器为空标志，高电平有效。FULL ：FIFO 存储器满标志，高电平有

7、效。RST ：清 FIFO 存储器为空。FIFOWR ：FIFO 存储器写入信号，低电平有效。FIFORD ：FIFO 存储器读信号，低电平有效。ID0ID7 : FIFO存储器输入数据线。ODOOD7 : FIFO存储器读出数据线。各信号后的括号内的数字为本设计在 CPLD 中定义的相应的管脚号此8X4 FIFO的内部逻辑图如下图4-2 :图 4-2 FIFO 内部逻辑图5 课程设计步骤（1）编写 cpld 芯片设计程序按照上述功能要求及管脚说明，进行 CPLD 芯片设计。（2）编译所设计的程序，并将生成的 JEDEC 文件下载至 ISPLSI1032 中。（3）按图 5-1 设计连线图接线

8、。（4）实验操作步骤接线图中 OO1、OO2、OOE1、OOE2、OOEE1、OOEE2 是六个观察记数 的指示灯，其中 OO1、OO2 是写信号记数， OOE1、OOE2 是读信号记数， OOEE1、OOEE2是FIFO中的数据个数。FULL及EMPTYy是满和空标志灯。 设计时，将 SWITCH UNIT 单元中的 SW-B 开关置为 “0”，然后拨动系统 右下脚的 CLR 清零开关使读、写信号记数清零。给 INPUT DEVICE 单元中 置一个数，按动START,此时将该数写入到FIFO中，依次写四次后，FULL满 标志置位。此时再也写不进去；然后连续按动KK2-读信号，将顺序读出所存

9、的 四个数，数据总线显示灯及 OUTPUT UNIT 单元中的数码管显示所读出的数 据。四个数全部读出后， EMPTYy 空标志置位。检查执行结果是否与理论值一 致。图 5-1 FIFO 设计接线图稈序 $眦00$1叩110JW530W74fl$W8(J0JWA01 微稈序U1OOOL811OU102(J(JC048NW300E0C4UiQ40(JB(J05 iM(J5(JLA2O6UW6959A01 MO7OOEOCDUW8OOIOOL iM(J9(JLEl?83UWAOIE1?87 MOBOLE18EUWC0LED96机器指令格式说明：JPX X X X匚机器指令代码卜六进制地址微指令格式

10、说明：SMXXXXXXXX1微指令代码，片进制地址 iMOEKJ282Ol iMOJ：OOEOOJ;MOkOOAO15iML0(JlED92iM110ULD94M1200A0L71301 SOOLiM14fl020L8iML5(J70A01UiL6(J0D181SML7070AL0iML8(J68AU图 5-2 微程序说明用联机软件的“【转储】【装载】”功能将该格式文件装载入实验系统即可。(5) 运行程序方法一：本机运行 单步运行程序A. 使编程开关处于“RUN”状态，STEP为“STEP”状态，STOP为“RUN” 状态。B. 拨动总清开关CLR (1-0- 1),微地址清零，程序计数器清零

11、。程 序首址为 00H。C. 单步运行一条微指令，每按动一次START键，即单步运行一条微指 令。对照微程序流程图，观察微地址显示灯是否和流程一致。D. 当运行结束后，可检查存数单元(0BH)中的结果是否和理论值一致。 连续运行程序A. “STATE UNIT”中的STEP开关置为“EXEC”状态。STOP开关置 为“RUN”状态。B. 拨动CLR 开关，清微地址及程序计数器，然后按动START，系统连续运行程序，稍后将STOP拨至“STOP”时，系统停机。C.停机后，可检查存数单元（0BH ）结果是否正确。方法二：联机运行联机运行程序时，进入软件界面，装载机器指令及微指令后，选择“【运行】

12、【通路图】【复杂模型机】”功能菜单打开相应动态数据通路图，按相应功 能键即可联机运行、 监控、调试程序。（软件使用说明请看用户手册）总清开关CLR清零（10 1）后,将使程序首址及微程序地址为00H,程 序可从头开始运行。-LOADJ. 111 J LOADJ K-filMM羽T3T2TII HILXXIIJTIixi UMEM CE D匚韭TfVT；,M Sft-B Qr图 5-3 设计接线图6 课程设计结果（1）由于对实验器材的不熟练,导致接线正确后却编译不出来,程序无法运行.（2）经多次检查无误后,严格按照实验步骤操作,结果与理论值完全一致即设计 的最终结果与预期相同.7 课程设计总结通

13、过这次课程设计，使我对计算机组成与体系结构课程所学的知识有了 进一步的认识，增强了综合运用所学知识的能力，同时加深了对计算机组成的理 解与运用方法,并利用这次机会将所学的新东西串联起来，综合性的运用。在本次课程设计过程中，我深深地感觉到自己所学知识的肤浅和在实际运用 中的专业知识的匮乏,刚开始的一段时间里,对一些工作感到无从下手，茫然不知 所措，这让我感到非常的难过.总以为自己学的不错，一旦接触到实际，才发现 自己知道的是多么少，这时才真正领悟到学无止境的含义。课程设计需要很多 的知识做铺垫。通过本次课程设计，我觉得自己对于以前所学的操作更加熟练了，对于 FIFO 存储器的理解深刻了一些。通过

14、这次课程设计我对自己的各方面能力有了很明白 了解。自己以前总以为课本没什么可看的可是给自己一个东西想凭借自己的能力 完成还有很大的难度。我以前的那种认识是错误的，在这方面我还有很大的差距。 经过一次的课程设计才发现自己有很多不足的地方，自己的思维打不开对这次 FIFO 存储器设计不能做的条理性和规范性。由于时间关系和本人能力原因，本设计还存在着一些不足之处， 在这整个 设计过程中，我觉得自己充实了很多，通过这段时间的学习与实践，使我对本次 设计中所用到的相关知识有了一定的认识，实际操作能力也有了一定的提高。在 此，我要感谢我的指导老师汪宇玲老师，在课程设计整个过程中得到了汪老 师的悉心指导，无

15、论是在理论知识方面还是实践过程中汪老师都给了我很大帮 助，并为我指点，帮助我开拓思路，帮我解决了很多问题，在此表示真诚的感谢。8 参考文献1 姚建楠 等. 基于 SRAM 高速 灵 敏放大器 的分 析 与 设计 J. 电子器 件. 2005,28（3）:651-654.2 白中英，计算机组成与体系结构，科学出版社，2011.123 罗克露俸志刚，计算机组成原理，电子工业出版社，2010.024 刘超，计算机系统结构，中国水利水电出版社，2005.055 David A.Hodges, Horace G .Jackson, and Resve A.Saleh. 数字集成电路分析与设计深亚微米技术

16、（第三版）M.北京：清华大学出版社（影印版），2004. 382-390.附录：东华理工大学信工学院课程设计评分表学生姓名：肖芳忠班级：1120702学号：201120070263课程设计题目：8*4位先进先出（FIFO）存储器设计容 内 目 项评 实选 题一有知程锄) 件题 所一 合人 结5;匕匕厶冃Orm 理 合 易 难 中 适 量 作 工O能力水平一 有 识 知 学 所 用 应 练 熟 匕匕 厶冃o确 正 导 推 式 公om等 应图 能制o解 见 特 独 有o成果质量O 求 要 合 符 标 指 术 技 项 各? rm 理 合o确构 准结 语、 用畅 术流 技言、语 艷析 宀皿分 练；晰 简理清 述合曲 综谨版 书严、 明论谨 说结严mon格O 全 、齐 号准 编桥、-LN 统合 号符 符， n-M kt 理准 合范 栏U 书格 明表 计图 设绘o定一 有o分 总00日 月 年导 指导指