第5章 VHDL 状态机

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1、VHDLVHDL与与EDAEDA5.1 状态机设计相关语句 5.1.1 5.1.1 类型定义语句类型定义语句 TYPE 数据类型名数据类型名 IS 数据类型定义数据类型定义 OF 基本数据类型基本数据类型;或或 TYPE 数据类型名数据类型名 IS 数据类型定义数据类型定义;TYPE st1 IS ARRAY(0 TO 15)OF STD_LOGIC;TYPE week IS(sun，mon，tue，wed，thu，fri，sat);TYPE m_state IS (st0，st1，st2，st3，st4，st5);SIGNAL present_state，next_state :m_stat

2、e ;TYPE BOOLEAN IS(FALSE，TRUE)；第第5 5章章VHDLVHDL状态机状态机 TYPE my_logic IS (1，Z，U，0);SIGNAL s1:my_logic;s1=Z;SUBTYPE 子类型名子类型名 IS 基本数据类型基本数据类型 RANGE 约束范围约束范围;SUBTYPE digits IS INTEGER RANGE 0 to 9;VHDLVHDL与与EDAEDA5.1.2 5.1.2 状态机的优势状态机的优势 1状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点；状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点；2 2由于状态机的结构相对简单

3、，设计方案相对固定；由于状态机的结构相对简单，设计方案相对固定；3 3、状态机容易构成性能良好的同步时序逻辑模块；、状态机容易构成性能良好的同步时序逻辑模块；4 4、与、与VHDLVHDL的其他描述方式相比，状态机的的其他描述方式相比，状态机的VHDLVHDL表述丰富多样、表述丰富多样、程序层次分明，结构清晰，易读易懂；在排错、修改和模块移程序层次分明，结构清晰，易读易懂；在排错、修改和模块移植方面也有其独到的好处；植方面也有其独到的好处；5 5、在高速运算和控制方面，状态机更有其巨大的优势。、在高速运算和控制方面，状态机更有其巨大的优势。6 6、高可靠性。、高可靠性。5.1 状态机设计相关语

4、句 VHDLVHDL与与EDAEDA2.主控时序进程主控时序进程 图图5-1 一般状态机结构框图一般状态机结构框图 5.1 状态机设计相关语句 5.1.3 5.1.3 状态机结构状态机结构 1.说明部分说明部分 ARCHITECTURE.IS TYPE FSM_ST IS(s0，s1，s2，s3);SIGNAL current_state,next_state:FSM_ST;.;3.主控组合进程主控组合进程 4.辅助进程辅助进程 VHDLVHDL与与EDAEDA【例例5-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine IS

5、 PORT(clk,reset :IN STD_LOGIC;state_inputs:IN STD_LOGIC_VECTOR(0 TO 1);comb_outputs:OUT INTEGER RANGE 0 TO 15);END s_machine;ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS(s0,s1,s2,s3);-数据类型定义，状态符号化数据类型定义，状态符号化 SIGNAL current_state,next_state:FSM_ST;-将现态和次态定义为新将现态和次态定义为新的数据类型的数据类型BEGIN REG:PROCESS

6、(reset,clk)-主控时序进程主控时序进程 BEGIN IF reset=1 THEN current_state=s0;-检测异步复位信号检测异步复位信号 ELSIF clk=1 AND clkEVENT THEN current_state comb_outputs=5;IF state_inputs=00 THEN next_state=s0;ELSE next_state comb_outputs=8;IF state_inputs=00 THEN next_state=s1;ELSE next_state comb_outputs=12;IF state_inputs=11 T

7、HEN next_state=s0;ELSE next_state comb_outputs=14;IF state_inputs=11 THEN next_state=s3;ELSE next_state=s0;END IF;END case;END PROCESS;END behv;5.1.3 5.1.3 状态机结构状态机结构 VHDLVHDL与与EDAEDA图图5-2 例例5-1状态机的工作时序状态机的工作时序 5.1.3 5.1.3 状态机结构状态机结构 VHDLVHDL与与EDAEDA5.2 Moore状态机 5.2.1 5.2.1 多进程状态机多进程状态机 图图5-3 ADC080

8、9工作时序工作时序 VHDLVHDL与与EDAEDA5.2.1 5.2.1 多进程状态机多进程状态机 图图5-4 控制控制ADC0809采样状态图采样状态图 5.2 Moore状态机 VHDLVHDL与与EDAEDA图图5-5 采样状态机结构框图采样状态机结构框图 5.2.1 5.2.1 多进程状态机多进程状态机 VHDLVHDL与与EDAEDA【例例5-2】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADCINT ISPORT(D :IN STD_LOGIC_VECTOR(7 DOWNTO 0);-来自来自0809转换好的转换好的8位数据位

9、数据 CLK :IN STD_LOGIC;-状态机工作时钟状态机工作时钟 EOC :IN STD_LOGIC;-转换状态指示，低电平表示正在转换转换状态指示，低电平表示正在转换 ALE :OUT STD_LOGIC;-8个模拟信号通道地址锁存信号个模拟信号通道地址锁存信号 START :OUT STD_LOGIC;-转换开始信号转换开始信号 OE :OUT STD_LOGIC;-数据输出数据输出3态控制信号态控制信号 ADDA :OUT STD_LOGIC;-信号通道最低位控制信号信号通道最低位控制信号 LOCK :OUT STD_LOGIC;-观察数据锁存时钟观察数据锁存时钟 Q :OUT

10、STD_LOGIC_VECTOR(7 DOWNTO 0);-8位数据输出位数据输出END ADCINT;ARCHITECTURE behav OF ADCINT IS TYPE states IS(st0,st1,st2,st3,st4);-定义各状态子类型定义各状态子类型 SIGNAL current_state,next_state:states:=st0;SIGNAL REGL :STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK0 :STD_LOGIC;-转换后数据输出锁存时钟信号转换后数据输出锁存时钟信号BEGINADDA=1;-当当ADDA=0，模拟信

11、号进入通道模拟信号进入通道IN0；当；当ADDA=1，则进入通道则进入通道IN1Q=REGL;LOCK ALE=0;START=0;LOCK0=0;OE=0;next_state ALE=1;START=1;LOCK0=0;OE=0;next_state ALE=0;START=0;LOCK0=0;OE=0;IF(EOC=1)THEN next_state=st3;-EOC=1表明转换结束表明转换结束 ELSE next_state ALE=0;START=0;LOCK0=0;OE=1;next_state ALE=0;START=0;LOCK0=1;OE=1;next_state next_

12、state=st0;END CASE;END PROCESS COM;REG:PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1)THEN current_state=next_state;END IF;END PROCESS REG;-由信号由信号current_state将当前状态值带出此进程将当前状态值带出此进程LATCH1:PROCESS(LOCK0)-此进程中，在此进程中，在LOCK的上升沿，将转换好的数据锁入的上升沿，将转换好的数据锁入 BEGIN IF LOCK0=1 AND LOCK0EVENT THEN REGL next_state next_s

13、tate IF(EOC=1)THEN next_state=st3;ELSE next_state next_state next_state next_state ALE=0;START=0;LOCK=0;OEALE=1;START=1;LOCK=0;OEALE=0;START=0;LOCK=0;OEALE=0;START=0;LOCK=0;OEALE=0;START=0;LOCK=1;OE ALE=0;START=0;LOCK=0;END CASE;END PROCESS COM2;5.2.1 5.2.1 多进程状态机多进程状态机 VHDLVHDL与与EDAEDA5.2.2 5.2.2 单

14、进程单进程MooreMoore状态机状态机 【例例5-4】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 IS PORT(DATAIN :IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK,RST:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS(ST0,ST1,ST2,ST3,ST4);SIGNAL C_ST:ST_TYPE;BEGIN PROCES

15、S(CLK,RST)BEGIN IF RST=1 THEN C_ST=ST0;Q IF DATAIN=10 THEN C_ST=ST1;ELSE C_ST=ST0;END IF;Q IF DATAIN=11 THEN C_ST=ST2;ELSE C_ST=ST1;END IF;Q IF DATAIN=01 THEN C_ST=ST3;ELSE C_ST=ST0;END IF;Q IF DATAIN=00 THEN C_ST=ST4;ELSE C_ST=ST2;END IF;Q IF DATAIN=11 THEN C_ST=ST0;ELSE C_ST=ST3;END IF;Q C_ST=ST0;

16、END CASE;END IF;END PROCESS;END behav;VHDLVHDL与与EDAEDA图图5-7 例例5-4状态机综合后的部分主要状态机综合后的部分主要RTL电路模块（电路模块（Synplify综合）综合）5.2.2 5.2.2 单进程单进程MooreMoore状态机状态机 VHDLVHDL与与EDAEDA图图5-8 例例5-4单进程状态机工作时序单进程状态机工作时序 5.2.2 5.2.2 单进程单进程MooreMoore状态机状态机 图图5-9 对应于例对应于例5-4的二进程状态机工作时序图的二进程状态机工作时序图 VHDLVHDL与与EDAEDA【例例5-5】LIB

17、RARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 ISPORT(CLK,DATAIN,RESET :IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 IS TYPE states IS(st0,st1,st2,st3,st4);SIGNAL STX:states ;BEGIN COMREG:PROCESS(CLK,RESET)BEGIN-决定转换状态的进程决定转换状态的进程 IF RESET=1 THEN STX I

18、F DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX STX IF DATAIN=1 THEN Q=10000;ELSE Q IF DATAIN=0 THEN Q=10111;ELSE Q IF DATAIN=1 THEN Q=10101;ELSE Q IF DATAIN=0 THEN Q=11011;ELSE Q IF DATAIN=1 THEN Q=11101;ELSE Q Q=00000;END CASE;END PROCESS COM

19、1;END behav;5.3 Mealy状态机 VHDLVHDL与与EDAEDA【例例5-6】LIBRARY IEEE;-MEALY FSMUSE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY2 IS PORT(CLK,DATAIN,RESET :IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY2;ARCHITECTURE behav OF MEALY2 IS TYPE states IS(st0,st1,st2,st3,st4);SIGNAL STX:states ;SIGNAL Q1:STD_L

20、OGIC_VECTOR(4 DOWNTO 0);BEGIN COMREG:PROCESS(CLK,RESET)-决定转换状态的进程决定转换状态的进程 BEGIN IF RESET=1 THEN STX IF DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX IF DATAIN=0 THEN STX IF DATAIN=1 THEN STX STX IF DATAIN=1 THEN Q2:=10000;ELSE Q2:=01010;END IF;WHEN st1=IF DATAIN=0 THEN Q2:=10111;ELSE

21、Q2:=10100;END IF;WHEN st2=IF DATAIN=1 THEN Q2:=10101;ELSE Q2:=10011;END IF;WHEN st3=IF DATAIN=0 THEN Q2:=11011;ELSE Q2:=01001;END IF;WHEN st4=IF DATAIN=1 THEN Q2:=11101;ELSE Q2:=01101;END IF;WHEN OTHERS=Q2:=00000;END CASE;IF CLKEVENT AND CLK=1 THEN Q1=Q2;END IF;END PROCESS COM1;Q=Q1;END behav;5.3 Me

22、aly状态机 VHDLVHDL与与EDAEDA图图5-10 例例5-5状态机工作时序图状态机工作时序图 5.3 Mealy状态机 图图5-11 例例5-6状态机工作时序图状态机工作时序图 VHDLVHDL与与EDAEDA5.4 状态编码 5.4.1 5.4.1 直接输出型编码直接输出型编码 表表5-1 控制信号状态编码表控制信号状态编码表 状态状态 状状 态态 编编 码码STARTALEOELOCKB功功 能能 说说 明明ST0 00000初始态初始态ST111000启动转换启动转换ST200001若测得若测得EOC=1时，转下一状态时，转下一状态ST3ST300100输出转换好的数据输出转换

23、好的数据ST400110利用利用LOCK的上升沿将转换好的数据锁存的上升沿将转换好的数据锁存VHDLVHDL与与EDAEDA5.4.1 5.4.1 直接输出型编码直接输出型编码 【例例5-7】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY AD0809 ISPORT(D :IN STD_LOGIC_VECTOR(7 DOWNTO 0);CLK,EOC:IN STD_LOGIC;ALE,START,OE,ADDA :OUT STD_LOGIC;c_state :OUT STD_LOGIC_VECTOR(4 DOWNTO 0);Q :OUT STD_

24、LOGIC_VECTOR(7 DOWNTO 0);END AD0809;ARCHITECTURE behav OF AD0809 ISSIGNAL current_state,next_state:STD_LOGIC_VECTOR(4 DOWNTO 0);CONSTANT st0:STD_LOGIC_VECTOR(4 DOWNTO 0):=00000;CONSTANT st1:STD_LOGIC_VECTOR(4 DOWNTO 0):=11000;CONSTANT st2:STD_LOGIC_VECTOR(4 DOWNTO 0):=00001;CONSTANT st3:STD_LOGIC_VE

25、CTOR(4 DOWNTO 0):=00100;CONSTANT st4:STD_LOGIC_VECTOR(4 DOWNTO 0):=00110;SIGNAL REGL :STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK :STD_LOGIC;BEGIN （接下页）（接下页）VHDLVHDL与与EDAEDA表表5-1 控制信号状态编码表控制信号状态编码表 5.4.1 5.4.1 直接输出型编码直接输出型编码 ADDA=1;Q=REGL;START=current_state(4);ALE=current_state(3);OE=current_state(2);

26、LOCK=current_state(1);c_state next_state next_state IF(EOC=1)THEN next_state=st3;-EOC=1表明转换结束表明转换结束 ELSE next_state next_state next_state next_state=st0;END CASE;END PROCESS COM;REG:PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=1)THEN current_state=next_state;END IF;END PROCESS REG;-由信号由信号current_state将当前状态

27、值带出此进程将当前状态值带出此进程:REG LATCH1:PROCESS(LOCK)-此进程中，在此进程中，在LOCK的上升沿，将转换好的数据锁入的上升沿，将转换好的数据锁入 BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL next_state next_state next_state=st0;END case;VHDLVHDL与与EDAEDA【例例5-10】.alarm=(st0 AND(st1 OR st2 OR st3 OR st4 OR st5)OR (st1 AND(st0 OR st2 OR st3 OR st4 OR st5)OR (st2 AN

28、D(st0 OR st1 OR st3 OR st4 OR st5)OR (st3 AND(st0 OR st1 OR st2 OR st4 OR st5)OR (st4 AND(st0 OR st1 OR st2 OR st3 OR st5)OR (st5 AND(st0 OR st1 OR st2 OR st3 OR st4);5.5 非法状态处理 VHDLVHDL与与EDAEDA习 题 5-1.仿仿照照例例5-1，将将例例5-4用用两两个个进进程程，即即一一个个时时序序进进程程，一一个个组组合合进进程表达出来。程表达出来。5-2.为为确确保保例例5-5的的状状态态机机输输出出信信号号没没

29、有有毛毛刺刺，试试用用例例5-4的的方方式式构构成成一一个个单单进进程程状状态态，使使输输出出信信号号得得到到可可靠靠锁锁存存，在在相相同同输输入入信信号号条条件件下下，给出两程序的仿真波形。给出两程序的仿真波形。5-3.序序列列检检测测器器可可用用于于检检测测一一组组或或多多组组由由二二进进制制码码组组成成的的脉脉冲冲序序列列信信号号，当当序序列列检检测测器器连连续续收收到到一一组组串串行行二二进进制制码码后后，如如果果这这组组码码与与检检测测器器中中预预先先设设置置的的码码相相同同，则则输输出出1，否否则则输输出出0。由由于于这这种种检检测测的的关关键键在在于于正正确确码码的的收收到到必必

30、须须是是连连续续的的，这这就就要要求求检检测测器器必必须须记记住住前前一一次次的的正正确确码码及及正正确确序序列列，直直到到在在连连续续的的检检测测中中所所收收到到的的每每一一位位码码都都与与预预置置数数的的对对应应码码相相同同。在在检检测测过过程程中中，任任何何一一位位不不相相等等都都将将回回到到初初始始状状态态重重新新开开始始检检测测。例例5-11描描述述的的电电路路完完成成对对序序列列数数“11100101”的的检检测测，当当这这一一串串序序列列数数高高位位在在前前(左左移移)串串行行进进入入检检测测器器后后，若若此此数数与与预预置置的的密密码码数数相相同同，则输出则输出“A”，否则仍然

31、输出否则仍然输出“B”。VHDLVHDL与与EDAEDA【例例5-11】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT(DIN，CLK，CLR :IN STD_LOGIC;-串行输入数据位串行输入数据位/工作时钟工作时钟/复位信号复位信号 AB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);-检测结果输出检测结果输出END SCHK;ARCHITECTURE behav OF SCHK IS SIGNAL Q:INTEGER RANGE 0 TO 8;SIGNAL D:STD_LOGIC_VECTOR

32、(7 DOWNTO 0);-8位待检测预置数位待检测预置数(密码密码=E5H)BEGIN D=11100101 ;-8位待检测预置数位待检测预置数 PROCESS(CLK,CLR)BEGIN IF CLR=1 THEN Q IF DIN=D(7)THEN Q=1;ELSE Q IF DIN=D(6)THEN Q=2;ELSE Q IF DIN=D(5)THEN Q=3;ELSE Q IF DIN=D(4)THEN Q=4;ELSE Q IF DIN=D(3)THEN Q=5;ELSE Q IF DIN=D(2)THEN Q=6;ELSE Q IF DIN=D(1)THEN Q=7;ELSE Q

33、 IF DIN=D(0)THEN Q=8;ELSE Q Q=0;END CASE;END IF;END PROCESS;PROCESS(Q)-检测结果判断输出检测结果判断输出 BEGIN IF Q=8 THEN AB=1010;-序列数检测正确，输出序列数检测正确，输出“A”ELSE AB=1011;-序列数检测错误，输出序列数检测错误，输出“B”END IF;END PROCESS;END behav;VHDLVHDL与与EDAEDA习 题 要要求求1：说说明明例例5-11的的代代码码表表达达的的是是什什么么类类型型的的状状态态机机，它它的的优优点点是是什什么？详述其功能和对序列数检测的逻辑

34、过程。么？详述其功能和对序列数检测的逻辑过程。要要求求2：根根据据例例5-11写写出出由由两两个个主主控控进进程程构构成成的的相相同同功功能能的的符符号号化化Moore型有限状态机，画出状态图，并给出其仿真测试波形。型有限状态机，画出状态图，并给出其仿真测试波形。要要求求3：将将8位位待待检检测测预预置置数数作作为为外外部部输输入入信信号号，即即可可以以随随时时改改变变序序列列检检测器中的比较数据。写出此程序的符号化单进程有限状态机。测器中的比较数据。写出此程序的符号化单进程有限状态机。提提示示：对对于于D=“11100101”，电电路路需需分分别别不不间间断断记记忆忆：初初始始状状态态、1、

35、11、111、1110、11100、111001、1110010、11100101 共共9种状态。种状态。VHDLVHDL与与EDAEDA习 题 5-4.根据图根据图5-14(a)所示的状态图，分别按照图所示的状态图，分别按照图5-14(b)和图和图5-14(c)写出对应结构的写出对应结构的VHDL状态机。状态机。图图5-14 习题习题5-4状态图状态图 VHDLVHDL与与EDAEDA习 题 5-5.在在不不改改变变原原代代码码功功能能的的条条件件下下用用两两种种方方法法改改写写例例5-2，使使其其输输出出的的控控制信号制信号(ALE、START、OE、LOCK)没有毛刺。没有毛刺。方法方法

36、1：将输出信号锁存后输出；将输出信号锁存后输出；方法方法2：使用状态码直接输出型状态机，并比较这三种状态机的特点。：使用状态码直接输出型状态机，并比较这三种状态机的特点。实 验 与 设 计 实验实验5-1.5-1.序列检测器设计序列检测器设计 实验实验5-2.5-2.ADC0809 ADC0809采样控制电路实现采样控制电路实现 实验实验5-3.5-3.数据采集电路和简易存储示波器设计数据采集电路和简易存储示波器设计 VHDLVHDL与与EDAEDA实 验 与 设 计 图图5-15 ADC0809采样电路系统：采样电路系统：RSV.bdf VHDLVHDL与与EDAEDA实 验 与 设 计【例

37、例5-12】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10B IS PORT(LOCK0,CLR:IN STD_LOGIC;CLK:IN STD_LOGIC;WE:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(8 DOWNTO 0);CLKOUT:OUT STD_LOGIC);END CNT10B;ARCHITECTURE behav OF CNT10B IS SIGNAL CQI :STD_LOGIC_VECTOR(8 DOWNTO 0)

38、;SIGNAL CLK0:STD_LOGIC;BEGINCLK0=LOCK0 WHEN WE=1 ELSE CLK;PROCESS(CLK0,CLR,CQI)BEGIN IF CLR=1 THEN CQI=000000000;ELSIF CLK0EVENT AND CLK0=1 THEN CQI=CQI+1;END IF;END PROCESS;DOUT=CQI;CLKOUT=CLK0;END behav;VHDLVHDL与与EDAEDA实 验 与 设 计 实验实验5-4.比较器和比较器和D/A器件实现器件实现A/D转换功能的电路设计转换功能的电路设计【例例5-13】LIBRARY IEEE;

39、USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DAC2ADC IS PORT(CLK :IN STD_LOGIC;-计数器时钟计数器时钟 LM311 :IN STD_LOGIC;-LM311输出，由输出，由PIO37口进入口进入FPGA CLR :IN STD_LOGIC;-计数器复位计数器复位 DD :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-输向输向0832的数据的数据 DISPDATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-转换数据显示转换数据显

40、示END;ARCHITECTURE DACC OF DAC2ADC IS SIGNAL CQI :STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN DD=CQI;PROCESS(CLK,CLR,LM311)BEGIN IF CLR=1 THEN CQI=00000000;ELSIF CLKEVENT AND CLK=1 THEN IF LM311=1 THEN CQI=CQI+1;END IF;-如果是高电平，继续搜索如果是高电平，继续搜索 END IF;-如果出现低电平，即可停止搜索，保存计数值于如果出现低电平，即可停止搜索，保存计数值于CQI中中 END PROCESS

41、;DISPDATA BT=00000001;A BT=00000010;A BT=00000100;A BT=00001000;A BT=00010000;A BT=00100000;A BT=01000000;A BT=10000000;A NULL;END CASE;END PROCESS P1;接接下页下页VHDLVHDL与与EDAEDAP2：PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN CNT8 SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG NULL;END CASE;END PROCESS

42、P3;END;VHDLVHDL与与EDAEDA实 验 与 设 计(3)实实验验内内容容1：说说明明例例5-19中中各各语语句句的的含含义义，以以及及该该例例的的整整体体功功能能。对对该该例例进进行行编编辑辑、编编译译、综综合合、适适配配、仿仿真真，给给出出仿仿真真波波形形。实实验验方方式式：若若考考虑虑小小数数点点，SG的的8个个段段分分别别与与PIO49、PIO48、PIO42（高高位位在在左左）、BT的的8个个位位分分别别与与PIO34、PIO35、PIO41（高高位位在在左左）；电电路路模模式式不不限限，引引脚脚图图参参考考附附录录图图10。将将GW48EDA系系统统左左下下方方的的拨拨

43、码码开开关关全全部部向向上上拨拨，这这时时实实验验系系统统的的8个个数数码码管管构构成成图图5-20的的电电路路结结构构，时时钟钟CLK可可选选择择clock0，通通过过跳跳线线选选择择16384Hz信信号号。引引脚脚锁锁定定后后进进行行编编译译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。下载和硬件测试实验。将实验过程和实验结果写进实验报告。(4)实实验验内内容容2：修修改改例例5-19的的进进程程P1中中的的显显示示数数据据直直接接给给出出的的方方式式，增增加加8个个4位位锁锁存存器器，作作为为显显示示数数据据缓缓冲冲器器，使使得得所所有有8个个显显示示数数据据都都必必须须来来自

44、自缓缓冲冲器器。缓缓冲冲器器中中的的数数据据可可以以通通过过不不同同方方式式锁锁入入，如如来来自自A/D采采样样的的数数据据、来来自自分分时时锁锁入入的的数数据据、来来自自串串行行方方式式输输入入的的数数据据，或或来来自自单单片片机机等。等。VHDLVHDL与与EDAEDA实 验 与 设 计 5-3.数控分频器的设计数控分频器的设计(1)实验目的：实验目的：学习数控分频器的设计、分析和测试方法。学习数控分频器的设计、分析和测试方法。(2)实实验验原原理理：数数控控分分频频器器的的功功能能就就是是当当在在输输入入端端给给定定不不同同输输入入数数据据时时，将将对对输输入入的的时时钟钟信信号号有有不

45、不同同的的分分频频比比，数数控控分分频频器器就就是是用用计计数数值值可可并并行行预预置置的的加加法法计计数数器器设设计计完完成成的的，方方法法是是将将计计数数溢溢出出位位与与预预置置数数加加载载输输入入信号相接即可，详细设计程序如例信号相接即可，详细设计程序如例5-20所示。所示。(3)分分析析：根根据据图图5-21的的波波形形提提示示，分分析析例例5-20中中的的各各语语句句功功能能、设设计计原原理理及及逻逻辑辑功功能能，详详述述进进程程P_REG和和P_DIV的的作作用用，并并画画出出该该程程序序的的RTL电路图。电路图。图图5-21 当给出不同输入值当给出不同输入值D时，时，FOUT输出

46、不同频率输出不同频率(CLK周期周期=50ns)VHDLVHDL与与EDAEDA实 验 与 设 计(4)仿真：仿真：输入不同的输入不同的CLK频率和预置值频率和预置值D，给出如图给出如图5-21的时序波形。的时序波形。(5)实实验验内内容容1：在在实实验验系系统统上上硬硬件件验验证证例例5-20的的功功能能。可可选选实实验验电电路路模模式式1（参参考考附附录录图图3）；键键2/键键1负负责责输输入入8位位预预置置数数D(PIO7-PIO0)；CLK由由clock0输输入入，频频率率选选65536Hz或或更更高高(确确保保分分频频后后落落在在音音频频范范围围)；输输出出FOUT接接扬扬声声器器(

47、SPKER)。编编译译下下载载后后进进行行硬硬件件测测试试：改改变变键键2/键键1的的输输入入值，可听到不同音调的声音。值，可听到不同音调的声音。(6)实实验验内内容容2：将将例例5-20扩扩展展成成16位位分分频频器器，并并提提出出此此项项设设计计的的实实用用示示例，如例，如PWM的设计等。的设计等。(7)思思考考题题：怎怎样样利利用用2个个例例5-20给给出出的的模模块块设设计计一一个个电电路路，使使其其输输出出方方波的正负脉宽的宽度分别由可两个波的正负脉宽的宽度分别由可两个8位输入数据控制？位输入数据控制？(8)实实验验报报告告：根根据据以以上上的的要要求求，将将实实验验项项目目分分析析

48、设设计计，仿仿真真和和测测试试写写入实验报告。入实验报告。VHDLVHDL与与EDAEDA【例例5-20】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF IS PORT(CLK :IN STD_LOGIC;D :IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT:OUT STD_LOGIC );END;ARCHITECTURE one OF DVF IS SIGNAL FULL:STD_LOGIC;BEGIN P_REG:PROCESS(CLK)VARI

49、ABLE CNT8:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN IF CLKEVENT AND CLK=1 THEN IF CNT8=11111111 THEN CNT8:=D;-当当CNT8计数计满时，输入数据计数计满时，输入数据D被同步预置给计数器被同步预置给计数器CNT8 FULL=1;-同时使溢出标志信号同时使溢出标志信号FULL输出为高电平输出为高电平 ELSE CNT8:=CNT8+1;-否则继续作加否则继续作加1计数计数 FULL=0;-且输出溢出标志信号且输出溢出标志信号FULL为低电平为低电平 END IF;END IF;END PROCESS P_

50、REG;P_DIV:PROCESS(FULL)VARIABLE CNT2:STD_LOGIC;接下页接下页VHDLVHDL与与EDAEDA实 验 与 设 计 BEGIN IF FULLEVENT AND FULL=1 THEN CNT2:=NOT CNT2;-如果溢出标志信号如果溢出标志信号FULL为高电平，为高电平，D触发器输出取反触发器输出取反 IF CNT2=1 THEN FOUT=1;ELSE FOUT=0;END IF;END IF;END PROCESS P_DIV;END;5-4.32位并进位并进/并出移位寄存器设计并出移位寄存器设计 仅用例仅用例5-8一个一个8位移位寄存器，再增加一些电路，如位移位寄存器，再增加一些电路，如4个个8位锁存位锁存器等，设计成为一个能为器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存位二进制数进行不同方式移位的移位寄存器。这个电路模型十分容易用到器。这个电路模型十分容易用到CPU的设计中。的设计中。