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1、基于物理综合的后端 设计流程 作者：杜德臣 殷烽华 2003/5/20 一 . 传统综合工具面临的挑战 1.计算 timing的方法 - 以 design compiler为代表的 传统综合工具，都是基于 wire load model的方式来计 算 timing。根据每个节点的 fanout及负载单元的类型 计算出一个加权的电容值作为该节点的 电容，从而算出路径上每个 cell的 delay - 不关心 net上的电阻、电容效应带来的额外延时 不关心 cell的 placement情况，不考虑电路的 congestion情况可能造成的影响 continue 2.这种方法对电路带来的影响 -
2、timing计算不够精确 ,无法预知路径上 net造 成的 delay，综合的结果不能足够近似与最 后的结果， report出的结果不够可信。 - 算法上的不足造成电路上的缺陷，后端 P&R非常困难， timing closure有很大挑战， 即使经过多轮循环也难以得到预期的结果。 二 .物理综合的改进方案 1. - 在进行电路综合的同时，进行 cell place， 并同时调整 cell placement和电路结构 来优化电路。 - 根据 cell placement的信息同时估算 net的 物理信息和电路的 congestion情况。 - 根据 cell和 net的物理信息计算实际的负
3、载电容，从而算出路径上的 cell delay continue 2. 优点 - 用比较接近真实的物理信息计算 timing， 综合后的电路接近最优，综合的 report能 比较真实的反映电路的状态 - 综合的时候可以兼顾电路的 congestion情 况，可以调整电路结构和 placement在 timing和 congestion之间寻求折中，达到最 优点 三 .Physical compiler简单使用方法 1.基于 tcl脚本，与 DC不同 2.配置文件： .synopsys_dc.setup 3.启动命令： psyn_shell 4.使用文件： - synthesis library
4、（ *.db） - physical library （ *.pdb） - netlist （ design compiler 生成） - floorplan information （ SE生成） - design constraints 四 .设计流程概述 RTL Synthesis(DC) Floorplan (SE) Cell Placement (PC) CTGEN & Routing (SE) RC extraction (HyperExtract) Verification (back annotation) STA (PT) DRC & LVS (Dracula) Tape o
5、ut DC: Design Compiler PC : Physical Compiler SE : Silicon Ensemble PT : Prime Time DRC: Design Rule Check LVS : Layout Versus Schematic STA : Static Timing Analysis 4.1文件转换 1. Physical library 标准 pdb文件一般 library中有提供，但若设 计中包含 hard IP， pdb文件需重新制作 工具： lif2plib lef2plib lef stdcell.lef lef ip.lef lib l
6、ibname output filename 4.1 continue 2. def2pdef Floorplan的信息保存在 *.def文件中，虽然 def 也可以被 physical compiler读入，但可能存在 一些格式上的问题，多次经验证明读入 pdef 是没有问题的。 def2pdef pdb *.pdb def *.def output *.pdef Note： def中 special net段要保存好，以后还会 用到 4.1 continue 2. db2def5 physical compiler的结果保存在 db中，需要转换成 后端工具可以读入的文件格式。 db2def
7、5 *.db topdesign top_module -pdb *.pdb search stdcell_db_path def *.def Note：（ 1） 将生成的 def文件中 special net段（该 def 不完整）用先前保存的替换，并检查是否还有 special net部分落入 def的其他地方，如有则删掉 （ 2）仔细检查 PIN段，看是否有 pin的信息丢失， 如有必要，调整 pin的坐标 4.1 continue GCF文件 综合中的 design constraints需要转换成布线工 具可以读入的文件格式 *.gcf 转换是用 pearl完成的，需要一个简单的脚本
8、 Note： design constraints需要两个版本 design compiler版本用来做简单的综合和 GCF tcl版本用来做 physical compiler 4.2 设计流程演示 4.2.1 Floor Plan 所需文件： netlist (DC给出） LEF (库提供） 工具： SE 内容：（ 1）设定 chip的利用率、长宽比。 （ 2）设计 power ring和 strap 输出文件： def 4.2.2 Physical Compile 所需文件： netlist (DC给出 ) def (SE提供 ) 工具： Physical Compiler 内容：（ 1
9、）确定 pin的位置 （ 2） Place Cells 输出文件： def , netlist 4.2.3 CTG & Routing 所需文件： netlist , def (PC给出） LEF (库提供 ) gcf(pearl生成） 工具： SE 内容：（ 1） Clock Tree Generation （ 2） Route 输出文件： def , netlist , GDS 4.2.4 RC Extract 所需文件： Extract Rule File (由库提供 ) 工具： Hyper Extract (SE中集成 ) 内容：提取 RC参数 输出文件： rspf (reduced
10、standard parasitic format), dspf (detailed standard parasitic format) 4.2.5 STA (Static Timing Analysis) 所需文件： netlist , dspf(SE给出 ) 工具： Prime Time 内容 : (1)分析静态时序 (2) 反标 输出文件： set_load file, sdf 4.2.6 Post Route Optimization 所需文件 : db (PC给出） , set_load file , sdf (PT 给出 ) 工具： Physical Compiler 内容：根据反标信息，调整 RC参数，重新优 化 Placement 输出文件： def , netlist
基于物理综合的后端设计流程
