时序分析与时序约束

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1、时序分析与时序约束基于 TimeQuest Timing Analyzer)基础篇：常用的约束(Assignment/Constraints)分类：时序约束、区域与位置约束和其他约束。 主要用途：1、时序约束：规范设计的时序行为，表达设计者期望满足的时序条件，指导综合和布局不同阶段 的优化算法等。简而言之就是规范和指导的作用。倘若合适的话，它在综合、影射、布 局布线的整个流程中都会起指导作用，综合器，布线器都会按照你的约束尽量去努力实 现，并在静态时序分析报告中给出结果。2、区域与位置约束：指定芯片 I/O 引脚位置以及指导实现工具在芯片中特定的物理区域进行布局布线。3、其他约束：主要作用：1

2、、提高设计的工作频率：通过附加时序约束可以控制逻辑的综合、映射、布局和布线，以减少逻辑和布线的 延时。其实，综合后的结果只是给出你的设计一个大概的速度范围，布线后的速度比综 合后给出的结果要低，这是因为综合后只有器件的延时，而布线后除了器件的延时还要 加上布线上的延时。至于低多少就看设计者的约束能不能很好的指导布线器进行优化 了。2、获得正确的时序分析报告:在Quartusll中，内嵌的是静态时序分析工具(STA, Static Timing Analysis)，他的作 用就是设计进行评估，只有在正确的输入时序约束的情况下，才能得到可靠的报告。同 时也是做FPGA设计时是必须的一个步骤，事实上

3、大家一般都已经做了这一步，我们在 FPGA 加约束、综合、布局布线后，会生成时序分析报告，设计人员会检查时序报告、 根据工具的提示找出不满足setup/hold time的路径，以及不符合约束的路径，这个过 程就是 STA。此外，STA是相对于动态时序仿真而言的，它通过对每个时序路径的延时分析，计 算出最高的设计频率(fmax),发现时序违规(Timing Violation)。注意：静态时序分析 仅仅聚焦于设计时序性能的分析，而不会涉及逻辑性能。在STA中主要分析的路径有：时钟路径，异步路径，数据路径。Asynchronous Clear Pathrgtli附加时序约束需要注意的几点： 1、

4、加时序约束要完整，因为STA根据时序约束做检查，如果约束不正确,ST结果就不准 确. 经 常会出现功能验证正确而后仿 真结果不正确的问题， 一般是由 setup time/hold time 不满足等时序问题引起的，说明在综合与布局布线过程中没有进行 约束或者约束条件不完全，导致STA分析结果不准确、不完全。2、除了全局约束外，尽量不要加局部约束。3、综合的结果和布局布线的结果不是正比的关系。综合约束太高，可能布局布线反而 布不上去，综合约束低一点，有时候布线结果可能更高。4、倘若约束加的过细，留给工具的空间就会很小了，满足了你的局部约束，其他地方 可能就可能满足不了，而这个也和资源利用率有关

5、系，如果资源用得太多，又加了 很多的约束，很可能就会实现失败，如果只是用了很少的资源，相对就会好一些。名字解释：1. Clock Setup Time （tsu,输入建立时间）：时钟有效沿到达前，数据和使能信号已经 准备好的最小时间间隔。此外，存在utsu，指的是触发器内部的固有建立时间， 不能改变。一般会给出其最小值，单位ps，如下图所示为cyclonell内部逻辑单 元的时序参数。2. Clock Hold Time（th,输入保持时间）：保证有效时钟沿正确采样的数据和使能信号在 时钟沿之后的最小稳定时间。此外，存在uth，指是寄存器内部固有的保持时间， 一般会给出最小值。3. Clock

6、 to Output Delay（tco,时钟输出延时）：时钟有效沿到数据有效沿的最大间隔。 同样存在 utco 表示将数据送到输出端口的内部延时参数，一般区最大值。4. tpd：管脚到管脚的输出延时。5. Slack：表示设计是否满足时序的一个标准，正的表示满足时序要求，负的就表示不 满足，以红字示出。对于不同的检查对象，计算公式均有不同，下篇会详细说明。6. 时钟偏斜（Clock Skew），指一个同源时钟到达两个不同的寄存器时钟端的时间差别。 主要原因：两条时钟路径到达同步远见的长度不同，避免方法之一就是采用全局时 钟网络。Table 5-16. LE_FFInternal timing

7、 Micro)arametersParamclcr6 Speed Grade-1 Speed Grade8 Speed GradeUnilMinimumMaximumMinimumMaximumMinimumMaximumTsu354046PSTh2662863oePSTeo250277304psTclr1&1217244psTpRE1&1217244psTclkl1UUU11111242psTclkh100011111242pstLUT438545651ps7、launch edge:前级逻辑单元馈送数据的时钟有效沿。8、latch edge:后级逻辑单元捕获、锁存数据的时钟有效沿。9、re

8、covery time:是指在时钟有效沿到来之前，异步控制信号保持稳定的最短时间。 计算方式类似于setup time，主要用于对异步路径的分析。10、removal time:是指在时钟有效沿到来之后，异步控制信号保持稳定的最短时间。 计算方式类似于Hold time，主要用于对异步路径的分析。与Synpify相关的设计优化方法： 门控时钟的优化：在FPGA设计中，存在一些特有的low-skew的时钟网络，但是倘若在FPGA的一些 布线资源内，存在大量的自定义时钟树（elk-tree）,就会引起门控时钟的出现，而门控 时钟会引起严重的时钟歪斜和时序问题。如果采用FPGA内部的全局时钟网络，用

9、户就可以节省有限的布线资源，同时加快 布局的效率。由此可知，最好的解决办法就是分离时钟输入端的门逻辑，并将自定义的 用户时钟树融合到全局时钟树上。 Synplify 就可以很好地解决这个问题：它采用的方法 是： Inserting a multiplexer in front of the input pin of the synchronous element and connecting the clock net directly to the clock pin Moving the gating from the clock input pin to the dedicated en

10、able pin, when this pin is available.简而言之，就是1搬移组合逻辑到输入端或使能端， 2同时将时钟网络直接接到时 钟输入上。AGated dockfixed Gitcd Clock口D QD Qited Clock.Fboad Gated Clock流水线技术(pipeline)：二、 中级篇：1、时钟分析解释： 在时钟分析中，主要对寄存器到寄存器，输入输出管脚以及一些重要的异步 路径进行分析，所涉及的参数有：数据到达时间(Data Arrival Time),数据要求时 间(Data Required Time)，时钟到达时间(Clock Arrival

11、Time)。注意在默认设置下，时 序分析是对每一条需要分析的路径进行单周期的时序分析。Single-cycle analysis：在分析路径是，寻找最接近的 launch edge 和 latch edge， 进行建立时间和保持时间的分析，并设定其为current edge。下面就分别加以介绍：系统 fmax 的计算：Clock Setup Check: 以 slack 为判别标准，为正表示满足时序要求，不负表示不满足。 下图表示具有建立时序关系的一对触发沿和锁存沿：公式： Clock Setup Slack = Data Required Time -Data Arrival Time对于三

12、种情况，诸如：寄存器到寄存器，输入管脚到内部寄存器，内部管脚到输出管脚，Data Required Time, Data Arrival Time的计算方法稍有不同，但是不管如 何，前者的计算过程用到了 latch edge而后者用到了 launch edge。从上图可得到直 观理解，就是锁存沿要落后于触发沿才能够满足要求。Clock Hold Check:为了进行时钟保持时间的检测，Time-Quest会根据每一个具有建 立时间关系的时钟组(相邻的时钟沿)，决定相应的保持时间关系。在一般情况下， 对于每一组可能的具有建立时间关系的时钟组来说，会对其进行两次的时钟保持时 间的检测。其中第一次是

13、要保证由当前触发沿触发的数据不会被前一个锁存沿锁存； 而第二次是要保证由下一个触发沿出发的数据不会被当前锁存沿锁存。下图表示的 是相对于每对具有建立时间关系的时钟组， 而建立起的保持时间关系：公式：Clock Hold Slack = Data Arrival Time- Data Required Time；对于三种情况，诸如：寄存器到寄存器，输入管脚到内部寄存器，内部管脚到 输出管脚，Data Required Time, Data Arrival Time的计算方法稍有不同，但是不管如 何，前者的计算过程用到了 latch edge而后者用到了 launch edge。从上图可得到直 观

14、理解，就是锁存沿要超前于触发沿才能够满足要求。Recovery & Removal check:这两者是对于异步路径的检测，其中recovery time是类 似于 setup time， removal time 类似于 hold time。Recovery Slack Time = Data Required Time 一 Data Arrival TimeRemoval Slack Time = Data Arrival Time 一 Data Required Time相对于两种情况：异步控制信号是否寄存，Data Required Time, Data Arrival Time的 计

15、算方法稍有不同。此外，在Time-Quest的时序分析过程中，对于又外部引脚引入 的输入异步信号，必须定义Input maximum delay,这样才能够此路径进行recovery time分析。同理，也必须定义Input minimum delay，这样才能够对此路径进行 removal time 分析。Multi-cycle paths: 一个信号的寄存需要多于一个时钟周期才能完成的路径。Timing Exception: 可以理解为对默认的时序分析方法的一种修正。A、false path：指的是那些在时序分析的时候，可以被忽略的路径，一般用于指 定那些无关路径，例如，对于时钟路径来说：

16、Asynchronous clocks are unrelated clocks (asynchronous clocks have different ideal clock sources).Exclusive clocks are not active at the same time (for example, multiplexed clocks). 它们之间是不应该存在联系的，所以在时序分析的时候将其设定为假路径，便可忽 略对此路径的分析。B、max/mim delay：设定特定路径的最大最小延时。？C、Multi-cycle path：在缺省条件下，时序分析仪采用的是单周期时序分

17、析方法。 在分析路径时，分析仪将波形上最接近的两个有效沿定义为触发沿和锁存沿。而对 于保持时间分析来说，它会在两种保持时间条件下，检查全部可能的建立时间关系， 而不是仅仅检查最坏的情况。因此，造成的后果就是保持触发沿和锁存沿可能和建 立时间毫无关系。？由此，引出了多周期约束的概念，它将时序分析从单周期的时序分析中解放出 来，换句话说就是，它的引入放松了时钟建立关系，同时在时序资源紧张的设计中 识别并指出设计中的多周期路径是非常重要的。The difference between the Time-Quest Timing Analyzer and the classic one:A、 Hold

18、 multicycle:Classic one: 1.the default value equals to 1, and is the number of clock cycles awayfrom the setup edge. The default value of the Hold multi-cycle is shown inTime-Quest: 1.the default value equals to 0, and is the number of clock cycles away from the default hold edge, and the default ho

19、ld edge is before or after the setup edge.The classic Timing Analyzer firstly identifies the worst-case setup relationship, and from the above figure, the worst-case setup edge is B. Then the Analyzer chooses the worst-case hold relationship according to setup B, and here the Hold B2 is the worst-case hold relationship.But the Time-Quest Timing Analyzer checks all possible setup relationships and chooses the absolute worst-case hold relationship. Thus Hold A2 is the desired one.