FPGA配置芯片的网上汇总(较杂

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1、FPGA 配置芯片I.AItera FPGA器件有三类配置下载方式：主动配置方式(AS)和被动配置方式(PS)和最常用的(JTAG) 配置方式。AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列如EPCS1,EPCS4 配置器件专供AS模式，目前只支持Cyclone系列。使用Altera串行配置器件来完成。Cyclone期间处 于主动地位，配置期间处于从属地位。配置数据通过DATA0引脚送入FPGA。配置数据被同步在DCLK 输入上，1 个时钟周期传送 1 位数据。 (见附图)PS则由外部计算机或控制器控制配置过程。通过加强型配置器件(EPC16, EPC8，EP

2、C4)等配置器件 来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。配置数据在DCLK 上升沿锁存， 1个时钟周期传送1位数据。 (见附图)JTAG接口是一个业界标准，主要用于芯片测试等功能，使用IEEE Std 1149.1联合边界扫描接口引脚，支 持JAM STAPL标准，可以使用Altera下载电缆或主控器来完成。FPGA在正常工作时，它的配置数据存储在SRAM中，加电时须重新下载。在实验系统中，通常用计算机 或控制器进行调试，因此可以使用PS。在实用系统中,多数情况下必须由FPGA主动引导配置操作过程， 这时 FPGA 将主动从外围专用存储芯片中获得配置数

3、据，而此芯片中 fpga 配置信息是用普通编程器将设 计所得的 pof 格式的文件烧录进去。专用配置器件：epc型号的存储器常用配置器件：epc2,epc1,epc4,epc8,epc1441(现在好象已经被逐步淘汰了)等对于cyclone cycloneII系列器件,ALTERA还提供了针对AS方式的配置器件,EPCS系列如 EPCS1,EPCS4配置器件也是串行配置的注意，他们只适用于cyclone系列.除了 AS和PS等单BIT配置外，现在的一些器件已经支持PPS，FPS等一些并行配置方式，提升配置了 配置速度。当然所外挂的电路也和 PS 有一些区别。 还有处理器配置比如 JRUNNER

4、 等等，如果需要再 baidu 吧，至少不下十种。 比如 Altera 公司的配置方式主要有 Passive Serial(PS),Active Serial(AS),Fast Passive Parallel(FPP),Passive Parallel Synchronous(PPS),Passive Parallel Asynchronous(PPA),Passive Serial Asynchronous(PSA),JTAG 等七种配置方 式，其中Cyclone支持的配置方式有PS, AS，JTAG三种.对FPGA芯片的配置中，可以采用AS模式的方法，如果采用EPCS的芯片，通过一条下载

5、线进行烧写的 话，那么开始的nCONFIG,nSTATUS应该上拉，要是考虑多种配置模式，可以采用跳线设计。让配置方 式在跳线中切换,上拉电阻的阻值可以采用 10K在PS模式下tip:如果你用电缆线配置板上的FPGA芯片,而这个FPGA芯片已经有配置芯片在板上,那你 就必须隔离缆线与配置芯片的信号.(祥见 下图).一般平时调试时不会把配置芯片焊上的,这时候用缆线下 载程序.只有在调试完成以后,才把程序烧在配置芯片中, 然后将芯片焊上.或者配置芯片就是可以方便取下 焊上的那种.这样出了问题还可以方便地调试.在AS模式下tip:用过一块板子用的AS下载，配置芯片一直是焊在板子上的，原来AS方式在用

6、线缆对 配置芯片进行下载的时候，会自动禁止对FPGA的配置，而PS方式需要电路上隔离。一般是用jtag配置epc2和flex10k,然后epc2用ps方式配置flex10k.这样用比较好.(这是我在网上 看到的,可以这样用吗?怀疑中)望达人告知.下载电缆,Altera下的下载电缆分为byteblaster和byteblasterMV,以及ByteBlaster II,现在还推出了 基于USB-blaster.由于BB基本已经很少有人使用，而USB-Blaster现在又过于昂贵,这里就说一下BBII 和BBMV的区别.BBII 支持多电压供电 5.5v,3.3v,2.5v,1.8v;BBII支持

7、三种下载模式:AS，可对Altera的As串行配置芯片(EPCS系列)进行编程PS,可对FPGA进行配置JTAG,可对FPGA,CPLD,即Alte ra配置芯片(EPC系列)编程而BBMV只支持PS和J TAG6. 般在做FPGA实验板,(如cyclone系列)的时候，用AS+JTAG方式，这样可以用JTAG方式调试，而最 后程序已经调试无误了后,再用 AS 模式把程序烧到配置芯片里去,而且这样有一个明显的优点,就是在 AS 模式不能下载的时候，可以利用Quartus自带的工具生成JTAG模式下可以利用jic文件来验证配置芯片是 否已经损坏,方法祥见附件.7. Altera的FPGA可以通过

8、单片机,CPLD等加以配置，主要原理是满足datasheet中的时序即可，这里我 就不多说了,有兴趣的朋友可以看看下面几篇文章,应该就能够明白是怎么回事了.8. 配置时,qua rtus软件操作部分：(1) .assignment-device-device&pin options-选择 configuration scheme,configuaration mode,config ur ation device,注意在不支持远程和本地更新的机器中configuration mode不可选择，而configuration device中会根据 不同的配置芯片产生pof文件，如果选择自动,会选择

9、最小密度的器件和适合设计(2) .可以定义双口引脚在配置完毕后的作用,在刚才的 device&pin option-dual-purpose pins-,可 以在配置完毕后继续当 I/O 口使用(3) .在 general 菜单下也有很多可钩选项,默认情况下一般不做改动,具体用法参见 altera configuration handbook,volume2,sectionII.(4) 关于不同后缀名的文件的适用范围:sof(SRAM Object File) 当 直 接 用 PS 模 式 下 将 配 置 数 据 下 到 FPGA 里 用 到 ,USB BLASTER,MASTERBLASER

10、,BBII,BBMV适用,quartusll会自动生成,所有其他的配置文件都是由sof 生成的.pof(Programmer Object File)也是由quartusll自动生成的,BBII适用,AS模式下将配置数据下到配置 芯片中rbf(Raw Binary File)用于微处理器的二进制文件在PS,FPP,PPS,PPA配置下有用处rpd(Raw Programing Data File)包含bitstream的二进制文件，可用AS模式配置,只能由pof文件生 成hex(hexadecimal file)这个就不多说了,单片机里很多 ttf(Tabular Text File)适用于

11、FPP,PPS,PPA,和 bit-wide PS 配置方式 sbf(Serial Bitstream File)用 PS 模式配置 Flex 10k 和 Flex6000 的 jam(Jam File)专门用于 program,verigy,blank-checkFPGA 配置方式和配置器件介绍配置，就是对FPGA的内容进行编程的一个过程。在一般的应用中，都是选择 用 Altera 的配置芯片配合完成配置过程。在Altera的产品中，可以根据FPGA在整个配置过程的角色，可以分为3类： FPGA主动方式（AS） ;FPGA被动方式（PS）;JTAG方式。在FPGA主动方式下（以下简称AS），

12、由板上的FPGA主动输出输出控制和 同步信号给Altera专用的一种串行配置芯片（如EPCS1等），在配置芯片收 到命令后，就把配置芯片数据发到FPGA，完成配置过程。注意：该方式只能与 Altera提供的主动串行配置芯片配合使用（即EPCS系列），该配置方式只有 在 Stratix II 系列和 Cyclone 系列（包括 I,II,III 代）中使用。在FPGA被动方式下，由系统的其他设备发起并控制配置过程。这些设备包 括Altera的配置芯片（EPC系列），或者是微控制器（如单片机），CPLD等。 FPGA完全处于被动地位，只是简单的输出一些状态信号配合配置过程。在FPGA被动方式中，包

13、括被动串行（PS），快速被动并行（FPP），被动并 行同步（PPS），被动并行异步（PPA）等。我们主要介绍一下最常用的，具有 代表性的PS模式。PS模式是所有Altera FPGA都支持的，一般最常见的是用 Altera的配置芯片EPC系列来完成配置过程。在做PS配置时，FPGA配置数 据从存储器（一般是EPC系列）里 读出，在时钟的上升沿到来时降数据打入 FPGA。JTAG是IEEE 1149.1边界扫描测试的标准接口，主要用于芯片的测试等功能。 Altera FPGA基本上都支持由JTAG命令来配置FPGA的方式，而且JTAG的 配置方式比其他任何一种配置方式都高级。不同的Altera

14、FPGA系列所支持的配置方式：Cnrhgijraljon ScliemeDevice FamilyStratix iVStratix IIIStrattx llT Strati* IIGXStRtix, Stratix GX卷SCyclone IIIgAPEX2DK, APEX 20KE,FLEX1DK, FLEX1QKE,FLEK600DPassive Ssria.1 (PS)/%/Active Serial (AS CLKCFrmIDOEKIM；!IM.!GSTDEtfl!点击看原图先看PROM芯片的各个管脚吧。18,19,20脚就不谈了，根据datasheet给供相对应的 电平；3脚CL

15、K是接了 FPGA的CCLK,数据通信的同步就是通过FPGA的CCLK产生的 时钟进行的；因为使用的芯片时串行的配置芯片，所以只有一个数据信号口 DO,连接到 FPGA的DIN 口（上图没有画出），和上面的时钟信号协同工作完成串行数据传输，每当 CLK的上升沿锁存数据，同时PROM内部的地址计数器自动增加；另外还有两条控制信号 线时 INIT （连接 PROM 的 OE/RESET）和 DONE （连接 PROM 的 CE），OE/RESET 是 为了确保每次重新配置前PROM的地址计数器复位；关于CE脚，官方资料说得也不是很 详细，以我个人的理解，CE应该是chip enable的缩写，从它

16、和FPGA的DONE脚连接我 们不难推断出，FPGA未配置完成时DONE=0,那么配置芯片PROM处于片选状态，而一 旦配置完成DONE=1，那么PROM就不再被选通，同时datasheet也说到这个管脚可以直 接接地，就是一直片选中，但是这样会使DATA 口有持续的数据信号输出，同时导致不必 要的电流消耗；CEO脚这里不接，因为它在多个PROM的配置电路中时作为下一个PROM 的OE端信号连接用的；CF信号时连接FPAG的PROG_B接口的，它的作用就是产生开 始配置信号，它连接了一个上拉电阻，如果PROG_B产生低电平脉冲则PROM会重新开 始一次配置，所以我们会在这条线上接一个按键到地，

17、如果按键按下那么就会使能PROM 重新配置FPGA；还有几个信号接口 TDI,TCK,TMS,TDO都是PROM和PC连接的信号， PC通过这些电路（通常接一片驱动隔离芯片后通过并口通信，这里不重点介绍了）下载数 据到 PROM 中。上面谈及PROM的信号接口时都附带的谈到了 FPGA的配置管脚。这里再做一些归纳 性的说明。FPGA有7个专用的配置管脚（CCLK,DIN,PROG_B,DONE,HS）, 4个专用的 JTAG管脚（TDI,TCK,TMS,TDO）,这些管脚是由VCCAUX专门供电的（该系列FPGA通常 接VCCAUX=2.5V）。FPGA的M0,M1,M2脚是进行配置模式选择用

18、的，该电路主串模式 下M0,M1,M2=000,如果时JTAG下载模式M0,M1,M2=101。上面没有提及的HS管脚 接地，则是用于设置当FPAG处于配置状态下其它闲置管脚为上拉状态，而如果该管脚接 高电平，则FPAG处于配置状态下其它闲置管脚浮空。所以为了减少FPGA配置过程的干 扰，一般把此脚接地。Xilinx FPGA 电路配置FPGA配置电路可以看成用户设计和硬件电路之间的连接纽带，最终目的是在一 定外部条件下，准确快速地实现FPGA系统配置。在FPGA的配置系统中，软件编程由FPGA提供商提供，设计人员要掌握其操作方 法，将配置数据从PC加载到XilinxFPGA芯片的整个配置过程

19、，可分为以下步骤：初 始化；清空配置存储器；加载配置数据；CRC错误检查，START-UPFPGA配置方式灵活多样，根据芯片是否能够自己主动加载配置数据分为主模式、 从模式以及J TAG模式。典型的主模式都是加载片外非易失（断电不丢数 据）性存储器中的配置比特流，配置所需的时钟信号（称为CCLK）由FPGA 内部产生，且FPGA控制整个配置过程。从模式需要外部的主智能终端（如处理 器、微控制器或者DSP等）将数据下载到FPGA中，其最大的优点就是FPGA的 配置数据可以放在系统的任何存储部位，包括：Flash、硬盘、网络，甚至在其 余处理器的运行代码中。JTAG模式为调试模式，可将PC中的比特

20、文件流下 载到FPGA中，断电即丢失。此外，目前赛灵思还有基于Internet的、成熟的 可重构逻辑技术System ACE解决方案。（1）主模式在主模式下，FPGA 上电后，自动将配置数据从相应的外存储器读入到SRAM中， 实现内部结构映射；主模式根据比特流的位宽又可以分为：串行模式（ 单比特 流）和并行模式（字节宽度比特流）两大类。如：主串行模式、主SPI Flash串行模式、内部主SPI Flash串行模式、主BPI并行模式以及主并行 模式，如图5-19所示。（2）从模式在从模式下，FPGA作为从属器件，由相应的控制电路或微处理器提供配置所需 的时序，实现配置数据的下载。从模式也根据比特

21、流的位宽不同分为串、并模式 两类，具体包括：从串行模式、JTAG模式和从并行模式三大类，其概要说明如 图5-20所示。(3) JTAG 模式 在J TAG模式中，PC和FPGA通信的时钟为J TAG接口的TCLK，数据直接从TDI 进入FPGA，完成相应功能的配置。目前，主流的FPGA芯片都支持各类常用的主、从配置模式以及JTAG，以减少配置电路失配性对整体系 统的影响。在主配置模式中，FPGA自己产生时钟，并从外部存储器中加载配置数据，其位宽可以为单比 特或者字节；在从模式中，外部的处理器通过同步串行接口，按照比特或字节宽度将配置数据送入 FPGA 芯片。此外，多片FPGA可以通过JTAG菊

22、花链的形式共享同一块外部存储器，同样一片/多片FPGA也 可以从多片外部存储器中读取配置数据以及用户自定义数据。Xilinx FPGA的常用配置模式有5类：主串模式、从串模式、Select MAP模式、 Desk top配置和直接SPI配置。在从串配置中，FPGA接收来自于外部PROM或其 它器件的配置比特数据，在FPGA产生的时钟CCLK的作用下完成配置，多个FPGA 可以形成菊花链，从同一配置源中获取数据。Select MAP模式中配置数据是并 行的，是速度最快的配置模式。SPI配置主要在具有SPI接口的FLASH电路中使 用。下面以Spartan-3E系列芯片为例，给出各种模式的配置电路

23、。主串模式一一最常用的FPGA配置模式1.配置单片FPGA在主串模式下，由FPGA的CCLK管脚给PROM提供工作时钟，相应的PROM在CCLK 的上升沿将数据从D0管脚送到FPGA的DIN管脚。无论PROM芯片类型(即使其 支持并行配置)，都只利用其串行配置功能。Spartan3E系列FPGA的单片主串配 置电路如图5-21所示。主串模式是赛灵思公司各种配置方式中最简单，也最常 用的方式，基本所有的可编程芯片都支持主串模式。2配置电路的关键点主串配置电路最关键的3点就是JTAG链的完整性、电源电压的设置以及CCLK 信号的考虑。只要这3步任何一个环节出现问题，都不能正确配置PROM芯片。(1

24、) JTAG链的完整性FPGA和PROM芯片都有自身的JTAG接口电路,所谓的JTAG链完整性指的是将JTAG 连接器、FPGA、PROM的TMS、TCK连在一起，保证从JTAG连接器TDI到其TDO 之间，形成 JTAG 连接器的 “TDI f(TDITDO) - (TDITDO) - JTAG 连接器 TDO” 的闭合回路，其中(TDITDO)为FPGA或者PROM芯片自身的一对输入、输出管脚。 图5-12中配置电路的JTAG链从连接器的TDI到FPGA的TDI，再从FPGA的TDO 到PROM的TDI，最后从PROM的TDO到连接器的TDO,形成了完整的JTAG链,FPGA 芯片被称为链

25、首芯片。也可以根据需要调换FPGA和PROM的位置，使PROM成为 链首芯片。(2) 电源适配性如图5-22所示，由于FPGA和PROM要完成数据通信，二者的接口电平必须一致, 即FPGA相应分组的管脚电压Vcco_2必须和PROM Vcco的输入电压大小一致，且 理想值为2.5V，这是由于FPGA的PROG_B和DONE管脚由2.5V的Vccaux供电。 此外，由于J TAG连接器的电压也由2.5V的Vccaux提供，因此PROM的VCC J也 必须为2 . 5 V 。因此，如果接口电压和参考电压不同，在配置阶段需要将相应分 组的管脚电压和参考电压设置为一致；在配置完成后，再将其切换到用户所

26、需的 工作电压。当然，FPGA和PROM也可以自适应3.3V的1/O电平以及JTAG电平， 但需要进行一定的改动，即添加几个外部限流电阻，如图5-22所示。在主串模 式下，XCFxxS系列PROM的核电压必须为3.3V，XCFxxP系列PROM的核电压必须 为 1.8V。RSER、RPAR这两个电阻要特别注意。首先，RSER二68Q将流入每个输入的电流 限制到9.5mA；其次，N= 3三个输入的二极管导通，RPAR = VCCAUX min/ NIIN = 2.375V/(3*9.5mA)=83 Q或82 Q (与标准值误差小于5%的电阻)(3) CCLK的信号完整性CCLK信号是J TAG配

27、置数据传输的时钟信号，其信号完整性非常关键FPGA配 置电路刚开始以最低时钟工作，如果没有特别指定，将逐渐提高频率。CCLK信 号是由FPGA内部产生的，对于不同的芯片和电平，其最大值如表F-1所示。3 .配置多片FPGA多片FPGA的配置电路和单片的类似，但是多片FPGA之间有主(Master)、从 (Slave)之分，且需要选择不同的配置模式。两片Spar tan 3E系列FPGA的典 型配置电路如图5-23所示，两片FPGA存在主、从地位之分。DeviceActive Serial (AS)xlASx4Active Parallel (AP)Passive Serial (PS)Fast

28、PassiveParallel (FPP)x8Fast Passive Parallel (FPP)xl6Passive Parallel Synch (PPS) |Passive Parallel Asynch (PPA)TAG 1Stratix VJJStrdtix IV-V-Stratix ni-7-Stratix II and Stratix IL GXJJJJStratix and Stratix GX-7VCyclone IV-7VCyclone IIIJJJcyclone in LS-VCyclone IT-7-CycloneV-J-JArria II GX/-VArria GX/-APEXTM n-v/APEX 20K 20KE, and 20KC-MercuryiM-ACEX IK-FLEX 10K, 10KE, and 10KA-