专用集成电路设计复习zl

《专用集成电路设计复习zl》由会员分享，可在线阅读，更多相关《专用集成电路设计复习zl（54页珍藏版）》请在装配图网上搜索。

1、12023-3-28 一个有关集成电路发展趋势的著名预言。一个有关集成电路发展趋势的著名预言。1960年，年，美国美国Intel公司创始人之一博士公司创始人之一博士预言集成电路的发展遵循指数规律。预言集成电路的发展遵循指数规律。1965年，在年，在电子学杂志电子学杂志发表发表第一章第一章 概论概论v 、摩尔定律、摩尔定律“摩尔定律摩尔定律”可以简述为：可以简述为：每每18个月，同一面积芯片上个月，同一面积芯片上可以集成的晶体管数量将翻一番，而价格下降一半。可以集成的晶体管数量将翻一番，而价格下降一半。22023-3-28v 、集成电路发展的特点、集成电路发展的特点特征尺寸越来越小特征尺寸越来越

2、小；芯片尺寸越来越大；芯片尺寸越来越大；单片上的晶体管数越来越多；单片上的晶体管数越来越多；时钟速度越来越快；时钟速度越来越快；电源电压越来越低电源电压越来越低（）；（）；布线层数越来越多布线层数越来越多；输入输入/输出输出(I/O)引脚越来越多。引脚越来越多。32023-3-28设计周期短、正确率高；设计周期短、正确率高；硅片面积小、硅片面积小、特征尺寸小；特征尺寸小；可测性好；可测性好；速度快；速度快；低功耗（低电压）；低功耗（低电压）；低成本。低成本。第一章第一章 概论概论1.2 专用集成电路设计要求专用集成电路设计要求42023-3-28芯片的工作速度用芯片的最大延迟时间表示，延迟时间

3、芯片的工作速度用芯片的最大延迟时间表示，延迟时间Tpd表表示示为：为：（1-1）式中：式中：T pdo 晶体管本征延迟时间；晶体管本征延迟时间；UDD 最大电源电压；最大电源电压；Cg 扇出栅电容扇出栅电容(负载电容负载电容)；Cw 内连线电容；内连线电容；Ip 晶体管峰值电流。晶体管峰值电流。、关于、关于“速度速度”pgwDDpdopdICCUTT第一章第一章 概论概论52023-3-28、关于关于“功耗功耗”芯片的功耗与电压、芯片的功耗与电压、电流大小有关，电流大小有关，与器件类与器件类型、型、电路型式也关系密切。电路型式也关系密切。就就MOS集成电路而言，集成电路而言，有有NMOS电路、

4、电路、PMOS电路和电路和CMOS电路之分。电路之分。第一章第一章 概论概论62023-3-281、有比电路、有比电路UDDRn2Rn1DDn2n1n1oURRRUIp(a)UDDUiUoV2V1UDDUiUoV2V1UDDRpRnUo UDDUi(b)(a)、NMOS反相器反相器这种电路称之为这种电路称之为“有比电路有比电路”。有比电路有静态电流流过。有比电路有静态电流流过。第一章第一章 概论概论Ui=0，Uo=UDD；Ui=1，Uo是分压的结果。是分压的结果。72023-3-28DDn2n1n1oURRRUIp(a)UDDUiUoV2V1UDDUiUoV2V1UDDRpRnUo UDDUi

5、(b)第一章第一章 概论概论(b)、CMOS反相器反相器 一管导通必有另一管截止，一管导通必有另一管截止，输出电平不输出电平不分压分压(UOH=UDD)的电路称为的电路称为“无比电路无比电路”。Ui=0，Uo=UDD；Ui=1，Uo=0。2、无比电路、无比电路82023-3-28（1）、静态功耗、静态功耗：指电路停留在一种状态时的功耗。：指电路停留在一种状态时的功耗。有比电路的静态功耗为：有比电路的静态功耗为：PdQ=PUDD (1-2)无比电路的静态功耗为：无比电路的静态功耗为：PdQ=0 (1-3)第一章第一章 概论概论3、功耗分类、功耗分类92023-3-28（2）、动态功耗、动态功耗：

6、动态功耗指电路在两种状态动态功耗指电路在两种状态(“0”(“0”和和“1”)1”)转换时对电路电容充放电所消耗的功率。转换时对电路电容充放电所消耗的功率。无比电路的动态功耗为：无比电路的动态功耗为：Pd=f(Cg+Cw+Co)U2DD (1-4)式中：式中：Co 晶体管输出电容；晶体管输出电容；f 信号频率信号频率第一章第一章 概论概论 工作频率越高、各种电容越大、电源电压越高，功耗越大。工作频率越高、各种电容越大、电源电压越高，功耗越大。功耗和电源电压平方成正比，减小电压对减小功耗有重大意义。功耗和电源电压平方成正比，减小电压对减小功耗有重大意义。减小各种电容（减小器件尺寸、缩短连线长度）减

7、小各种电容（减小器件尺寸、缩短连线长度）,减小功耗。减小功耗。102023-3-28引入引入“速度功耗积速度功耗积”来表示速度与功耗的关系。来表示速度与功耗的关系。用信号周期表示速度，用信号周期表示速度，则速度功耗积为：则速度功耗积为：电源电压和电路电容一定时，速度与功耗成正比。电源电压和电路电容一定时，速度与功耗成正比。3、速度功耗积、速度功耗积2211DDDDdCUfCUfPf(1-5)112023-3-28集成芯片的成本计算公式：集成芯片的成本计算公式：、关于关于“价格价格”-成本成本TC设计成本设计成本 总产量总产量+每个大圆片加工成本每个大圆片加工成本 成品率成品率每个大圆片芯片数每

8、个大圆片芯片数 nyCNCpD降低成本，降低成本，必须采取以下措施：必须采取以下措施：批量要大，批量要大，总产量大，总产量大，则第一项就可忽略，成本降低；则第一项就可忽略，成本降低；提高成品率；提高成品率；提高每个大圆片上的芯片数，要尽量缩小芯片尺寸提高每个大圆片上的芯片数，要尽量缩小芯片尺寸(面积面积)。第一章第一章 概论概论122023-3-28优化逻辑设计；优化逻辑设计；优化电路设计；优化电路设计；优化器件设计；优化器件设计；优化版图设计。优化版图设计。成本与芯片面积几乎是成本与芯片面积几乎是23 次方的比例关系，次方的比例关系，要减小芯片面积，需要：要减小芯片面积，需要：第一章第一章

9、概论概论图图1-4 大圆片上的芯片大圆片上的芯片 132023-3-281.3 集成电路的分类集成电路的分类142023-3-28按生产目的分按生产目的分按实现方法分按实现方法分通用集成电路通用集成电路(如如CPU、存储器等存储器等)专用集成电路专用集成电路(ASIC)全定制方法全定制方法半定制方法半定制方法可编程逻辑器件可编程逻辑器件半定制集成电路半定制集成电路门阵列门阵列标准单元标准单元有通道门阵列有通道门阵列无通道门阵列（门海）无通道门阵列（门海）积木块积木块152023-3-28 (1)栅极电容栅极电容：与该逻辑门输出端相连各管的：与该逻辑门输出端相连各管的 输入电容。输入电容。(2)

10、扩散区电容扩散区电容：与该逻辑门输出端相连的：与该逻辑门输出端相连的 漏区电容。漏区电容。(3)布线电容布线电容：该逻辑门输出端连到其它各门：该逻辑门输出端连到其它各门 的连线形成的电容。的连线形成的电容。一个一个接有负载的接有负载的MOS逻辑门输出端的总的逻辑门输出端的总的负载电容负载电容包括三部分：包括三部分：2.4.2 MOS电容电容162023-3-28MOS器件中完整的寄生电容如下图：器件中完整的寄生电容如下图：衬 底栅 极CGBCGSCGD栅 氧 化 层CDB漏 极沟 道CSB源 极(a)CGDCDBCSBCGSCGB衬 底(b)耗 尽 层GDS (a)寄生电容示意图；寄生电容示意

11、图；(b)寄生电容电路符号示意图寄生电容电路符号示意图栅极电容由三部分组成：栅极电容由三部分组成：CG=CGS+CGD+CGB172023-3-283.1.3 MOS管常用符号管常用符号图图3-4 MOS管常用符号管常用符号 DBSGNMOSSBDGPMOS(a)DNMOSBGSSPMOSBGD(b)DSNMOSSDGPMOS(c)DNMOSGSSPMOSGD(d)G182023-3-28 图图3-5给出给出增强型增强型NMOS管和管和PMOS管工作在恒流区的转移管工作在恒流区的转移特性，特性，其中其中UTHN(UTHP)为开启电压，为开启电压，即阈值电压。即阈值电压。PMOS的导通现象类似于

12、的导通现象类似于NMOS，但其所有的极性都是相反，但其所有的极性都是相反的。栅源电压足够的。栅源电压足够“负负”，在氧化层和，在氧化层和N 衬底表面就会形成衬底表面就会形成一个由空穴组成的反型层。一个由空穴组成的反型层。图图3-5 MOS管的转移特性管的转移特性 uGSiDiDPMOSuGSUTHPUTHNNMOSO3.2.1 MOS管的转移特性管的转移特性192023-3-283.2.2 MOS管的输出特性管的输出特性漏极电压漏极电压UDS对漏极电流对漏极电流ID的控制作用基本的控制作用基本上分两段，即线性区和饱和区。上分两段，即线性区和饱和区。线性区和恒线性区和恒流区是以预夹断点的连线为分

13、界线。流区是以预夹断点的连线为分界线。线性区 饱和区(恒流区)IDUGS5 VUGS2.5 VUGS1.5 VUDSO202023-3-283.2.3 MOS管的电流方程管的电流方程1、考虑一个漏源都接地考虑一个漏源都接地的的NMOS，在，在UGSUTH时，开始时，开始出现反型层沟道电荷：出现反型层沟道电荷：Qd=Cox(UGS-UTH)，Cox表示表示单位长度的总电容。图单位长度的总电容。图a2、若漏极电压大于若漏极电压大于0，由于沟道，由于沟道电势电势从源极的从源极的0V变化到变化到漏极的漏极的UDS，则栅与沟道的局部，则栅与沟道的局部电压电压从从UGS-UTH变化到变化到UGS-UTH-

14、UDS。因此沿轨道。因此沿轨道x点处电荷点处电荷 Qd(x)=WCox(UGS-UTH-Ux)，图，图b电流源区(N)漏区(N)反型层UDS UGS UTH(线性区)UDS UGS UTH(预夹断)UDS UGS UTH(恒流区)电流电流源区(N)源区(N)漏区(N)漏区(N)电流源区(N)漏区(N)反型层UDS UGS UTH(线性区)UDS UGS UTH(预夹断)UDS UGS UTH(恒流区)电流电流源区(N)源区(N)漏区(N)漏区(N)0 xLab212023-3-28 NMOS管在截止区、线性区、恒流区的管在截止区、线性区、恒流区的电流方程电流方程如式如式(3-4)所示：所示：)

15、1(2)(2 2022DSnTHNGSoxnDSDSTHNGSoxnDNUUULWCUUUULWCIUGSUTHN(截止区)UDSUGS-UTHN(恒流区)(3-4a)(3-4b)(3-4c)222023-3-28恒流区电流方程在忽略沟道调制影响时为平方律方程，恒流区电流方程在忽略沟道调制影响时为平方律方程，即即22THGSoxnDUULWCI(3-13)在在恒流恒流区，栅源电压区，栅源电压UGS对对ID的控制能力用参数的控制能力用参数gm表表示，称之为示，称之为“跨导跨导”：THGSDDoxnTHGSoxnGSDmUUIILWCUULWCUIg22)(3-14a)(3-14b)(3-14c)

16、3.2.5 MOS管的跨导管的跨导gm 232023-3-28 当当UBS0 时，沟道与衬底间的耗尽层加时，沟道与衬底间的耗尽层加厚，导致阈值电压厚，导致阈值电压UTH增大，沟道变窄，沟道增大，沟道变窄，沟道电阻变大，电阻变大，ID减小，人们将此称为减小，人们将此称为“体效应体效应”、“背栅效应背栅效应”或或“衬底调制效应衬底调制效应”。考虑体效考虑体效应后的阈值电压应后的阈值电压UTH为：为：BSTHOTHUUU2(3-15)式中：式中：UTHOUBS=0 时的阈值电压；时的阈值电压；体效应系数。体效应系数。3.2.6 体效应与背栅跨导体效应与背栅跨导gmb的定义的定义 引入引入背栅跨导背栅

17、跨导gmb来表示来表示UBS对漏极电流的影响，对漏极电流的影响，其定义为：其定义为：BSDmbUIg242023-3-28 结论是：结论是：当开关控制电压当开关控制电压(UG)使使MOS管导通时，管导通时，NMOS、PMOS传输信号均存在阈值损失，只不过传输信号均存在阈值损失，只不过NMOS发生在传发生在传输高电平时，而输高电平时，而PMOS发生在传输低电平时。发生在传输低电平时。图图4-3给出给出了阈值损失的波形示意图。了阈值损失的波形示意图。图图 4-3 阈值损失波形示意图阈值损失波形示意图 UGUiNMOSUoPMOSUoUDDUDD00UDDUDDUDD(UDD UTH)(UDD UT

18、H)|UTHP|04.1.1 单管单管MOS开关开关252023-3-281、传输门组成的、传输门组成的2选选1电路电路数据选择器数据选择器xz0A1BX是时钟信号，是时钟信号，A、B是输入，是输入，Z是输出。是输出。XABZ122、在上面的基础上，如何用传输门组成的、在上面的基础上，如何用传输门组成的4选选1电路？电路？4.CMOS传输门的应用传输门的应用262023-3-28CMOS传输门和反相器结构传输门和反相器结构UiUoUGPUGNUDDUGNUGPCLPMOSNMOSCMOS传输门：传输门：UiUoRpUDDUiUDDUoUiUDDUoV2V1V2V1UiUDDUoV2V1(a)(

19、d)(b)(c)NMOSPMOSCMOS反相器：反相器：N管 恒 流 导 通,UoABUDDN管 载 止,P管 导 通P管 线 性 导 通01OUTHNUiTC 1N管、P管 同 时恒 流 导 通 1N管 线 性 导 通,P管 恒 流 导 通DEFUDDUDD|UTHP|UiUiUo(a)UDD(b)12345012345UoN管 通双 管 导 通P管 通UiUGN 5 VUGP 0 VUTHN|UTHP|0.9 V272023-3-28管子个数管子个数=输入变量数输入变量数2NMOS逻 辑 块AnA2A1偏 置PMOS输 出UDD(a)PMOSUDDAB(b)BAF管子个数管子个数=输入变量

20、数输入变量数+1ABCCLK预 充 电 管UDD求 值 管N逻 辑 块ABCF动 态 CMOS逻 辑 3输 入 与 非 门CLK预 充 电 管UDD求 值 管N逻 辑 块ABCF动 态 CMOS逻 辑 3输 入 与 非 门(a)(b)CL管子个数管子个数=输入变量数输入变量数+2全互补全互补CMOS电路电路伪伪NMOS电路电路动态动态CMOS电路电路复习：复习：282023-3-28 GAL器件区别于器件区别于PAL器件的两个主要方面：器件的两个主要方面：一、一、GAL器件具有一种灵活的、器件具有一种灵活的、可编程的称可编程的称之为之为输出逻辑宏单元输出逻辑宏单元（OLMCOutput Log

21、ic Micro Cell）的输出级结构；）的输出级结构；二、二、GAL器件普遍采用了器件普遍采用了EEPROM的浮栅工的浮栅工艺技术作为编程部件艺技术作为编程部件，具有可擦除、可重新，具有可擦除、可重新编程的能力。编程的能力。2.通用逻辑阵列（通用逻辑阵列（GAL）器件）器件 292023-3-28ROM只读存储器（只读存储器（Read-Only Memory）：只读不写）：只读不写 固定固定ROM 可编程可编程ROM（PROM）可擦除可擦除ROM（EPROM）电可擦除可编程电可擦除可编程ROM（E2PROM）ROMRAM随机存取存储器（随机存取存储器（Random Access Memor

22、y）：）：可可以在任意时刻对任意存储单元进行读写操作。以在任意时刻对任意存储单元进行读写操作。SRAM静态存储器静态存储器（集成度高，集成度高，存取速度快，存取速度快，功耗极低功耗极低）DRAM动态存储器动态存储器（存储单元结构简单，存储单元结构简单，集成度远大于集成度远大于SRAM，但其应用较复杂，但其应用较复杂，存取速度相对较慢存取速度相对较慢）RAM（根据电路结构（根据电路结构)半导体存储器的分类半导体存储器的分类（按功能和存取方式）（按功能和存取方式）（根据数据写入方式（根据数据写入方式)302023-3-281.基本电流镜及比例电流源基本电流镜及比例电流源 基本电流镜及比例电流源电路

23、如图基本电流镜及比例电流源电路如图6-2所示。所示。图图 6-2 基本电流镜基本电流镜及比例电流源及比例电流源 UDDIrRrV0V1V2Io1Io211A:312023-3-28电 阻 串(Resistor String)串 行 电 荷 再 分配并 行 电 荷 再 分配电 容 网 络 型电 阻 网 络 型开 关 电 容电 流 镜晶 体 管 网 络 型D/A 转 换 器电 阻 电 容 混 合 型D/A转换器的类型转换器的类型(分类）：分类）：4 类类322023-3-28 6.3.1 D/A转换器原理转换器原理 D/A转换器的原理框图如下图转换器的原理框图如下图6-15 所示。所示。其中，其中

24、，b1bN为为N位数字量输入，位数字量输入，Uref为参考电压。为参考电压。输出模拟输出模拟量为：量为：Uo=KDUref，K为比例因子，为比例因子，D为：为：故，故，参 考 电 压比 例 网 络输 出 放 大 器UrefDUrefUo KDUref二 进 制 开 关b1b2b3bNNiiiNNbbbbD12212222NiiirefbKUU102332023-3-28 2.D/A转换器的主要技术指标转换器的主要技术指标 1)代表精度的指标代表精度的指标位数位数(bit数数)分辨率分辨率 NredULSBU21阶梯波台阶电压阶梯波台阶电压：2)代表速度的指标代表速度的指标转换时间转换时间时钟频

25、率时钟频率 即从数字信号输入即从数字信号输入D/A转换器到输出电压达到稳态转换器到输出电压达到稳态值所需要时间，值所需要时间，该时间决定了该时间决定了D/A转换器的转换速度。转换器的转换速度。实际上，实际上，D/A转换要按时钟节拍工作。转换要按时钟节拍工作。通常用最高时通常用最高时钟频率来表达钟频率来表达D/A转换器的工作速度。转换器的工作速度。3)静态误差静态误差 所谓静态误差，是与时间无关，反映静态工作所谓静态误差，是与时间无关，反映静态工作时实际模拟输出接近理想模拟输出的程度。通常有时实际模拟输出接近理想模拟输出的程度。通常有失调误差、失调误差、增益误差、增益误差、非线性误差等。非线性误

26、差等。342023-3-28 6.4.2 A/D转换器的分类及应用转换器的分类及应用 A/D转换器的类型很多，如下图所示：有高速并转换器的类型很多，如下图所示：有高速并行行Flash A/D，有速度与精度折中较好的流水线有速度与精度折中较好的流水线A/D，有适用于数字电压表的双斜率积分式有适用于数字电压表的双斜率积分式A/D，也有适用，也有适用范围很广的逐次比较式范围很广的逐次比较式A/D等。等。图图 6-38 A/D转换器类型转换器类型 双斜率阶梯型逐次逼近A/D积分型利用D/A转换器算法A/DA/D转换器-A/D并行A/DFlash流水线A/D352023-3-282.A/D转换器的原理及

27、特性转换器的原理及特性 数字化过程一般包括以下三个步骤：数字化过程一般包括以下三个步骤：取样保持取样保持(S/H)：要是获取模拟信号某一时刻的：要是获取模拟信号某一时刻的样品，并在一定时间内保持这个样品值不变。样品，并在一定时间内保持这个样品值不变。量化量化：将取得样品值量化为用：将取得样品值量化为用“0”、“1”表示表示的数字量。的数字量。编码编码：将量化后的数字量按一定规则编码成数将量化后的数字量按一定规则编码成数据流，以便进一步存储与处理。据流，以便进一步存储与处理。362023-3-28 图中，量化器就是一系列加不同参考电图中，量化器就是一系列加不同参考电平的电压比较器，当输入电压高于

28、该比较器的平的电压比较器，当输入电压高于该比较器的参考电平参考电平Uref时，比较器输出的数字量为时，比较器输出的数字量为“1”；低于参考电平低于参考电平Uref时，输出为时，输出为“0”。图图 6-36 A/D转换器的原理框图转换器的原理框图 372023-3-28按集成度按集成度(PLD)分类分类 可编程逻辑器件（PLD）简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 可编程逻辑器件的分类可编程逻辑器件的分类382023-3-28主要包括：主要包括：PROM、PLA、PAL、GAL四种器件。四种器件。1、低密度可编程逻辑器件（、低密度可编程逻辑器件（LDP

29、LD）结构特点：结构特点：(1)、PROM（可编程只读存储器），（可编程只读存储器），其内部结构是其内部结构是由由“与阵列与阵列”和和“或阵列或阵列”组成，其中组成，其中“与阵列与阵列”固固定，定，“或阵列或阵列”可编程，可以实现任何可编程，可以实现任何“以积之和以积之和”形式表示的组合逻辑。形式表示的组合逻辑。(2)、PLA（可编程逻辑阵列），（可编程逻辑阵列），也是基于也是基于“与与-或阵或阵列列”，其，其“与阵列与阵列”固定和固定和“或阵列或阵列”都可编程。都可编程。392023-3-28(3)、PAL（可编程阵列逻辑），（可编程阵列逻辑），也是基于也是基于“与与-或阵或阵列列”，其，其

30、“与阵列与阵列”是可编程、是可编程、“或阵列或阵列”固定连接。固定连接。(4)、GAL（通用可编程阵列逻辑），（通用可编程阵列逻辑），是在是在PAL的基的基础上增加了一个础上增加了一个可编程的输出逻辑宏单元可编程的输出逻辑宏单元OLMC，通，通过对过对OLMC配置可以得到多种形式的输出和反馈。配置可以得到多种形式的输出和反馈。另，另，GAL器件普遍采用器件普遍采用EEPROM的浮栅工艺，具的浮栅工艺，具有可擦除、可重新编程的能力。有可擦除、可重新编程的能力。402023-3-28主要包括：主要包括：CPLD、FPGA两种器件。两种器件。2、高密度可编程逻辑器件（、高密度可编程逻辑器件（HDPL

31、D）(1)、CPLD ，复，复杂可编程逻辑器件。杂可编程逻辑器件。其主体也是其主体也是“与与-或阵列或阵列”，并，并以可编程逻辑单元为基础，可编程连线集中在一个全以可编程逻辑单元为基础，可编程连线集中在一个全局布线区局布线区。(2)、现现场可编程门阵列。场可编程门阵列。具有门阵列的结构形式，它由许多具有门阵列的结构形式，它由许多逻辑功能块排成阵列组成，可编程连线分布在阵列通逻辑功能块排成阵列组成，可编程连线分布在阵列通道区。道区。结构特点：结构特点：412023-3-28D7D6D5D4D3D2D1D1A0A1A2A3A4A5A6A7B0B1B2B3B4B5B6B7可 编 程 全 局 布 线

32、区(GRP)输 出 布 线 区(ORP)输 出 布 线 区(ORP)输 出 布 线 区(ORP)输 出 布 线 区(ORP)输 入 总 线通 用 逻 辑 块I/O 0I/O 3I/O 2I/O 1I/O 4I/O 7I/O 6I/O 5I/O 8I/O 11I/O 10I/O 9I/O 12I/O 15I/O 14I/O 13输 入 总 线RESETVCCIOTDITDOTMSTCK宏 模 块I/O 32I/O 33I/O 34I/O 35I/O 36I/O 37I/O 38I/O 39I/O 40I/O 41I/O 42I/O 43I/O 44I/O 45I/O 46I/O 47GOE 1/

33、IN 5GOE 1/IN 4输 入 总 线C7C6C5C4C3C2C1C0时 钟 分配 网 络I/O 63I/O 62I/O 61I/O 60I/O 59I/O 58I/O 57I/O 56I/O 55I/O 54I/O 53I/O 52I/O 51I/O 50I/O 49I/O 48IN 7IN 6I/O 16I/O 17I/O 18I/O 19I/O 20I/O 21I/O 22I/O 23I/O 24I/O 25I/O 26I/O 27I/O 28I/O 29I/O 30I/O 31Y0Y1Y2Y30139B/1032EACLK0CLK1CLK2IOCLK 0IOCLK1输 入 总 线C

34、PLD组成部分组成部分：1.通用逻辑块、通用逻辑块、2.可编程全局布线区可编程全局布线区 3.输入输入/输出单元、输出单元、4.输出布线区、输出布线区、5.时钟分配网络。时钟分配网络。422023-3-28FPGA组成部分组成部分：1.可编程逻辑块、可编程逻辑块、2.可编程输入可编程输入/输出输出单元、单元、3.可编程布线资源、可编程布线资源、4.嵌入式块嵌入式块RAM、5.底层底层嵌入功能单元。嵌入功能单元。432023-3-28二、二、CPLD/FPGA的设计流程：的设计流程：设计输入（原理图设计输入（原理图/HDL文本）文本）逻辑综合逻辑综合CPLD/FPGA布线适配布线适配CPLD/F

35、PGA编程下载编程下载硬件测试硬件测试功能仿真功能仿真时序仿真时序仿真442023-3-28 又称前仿真，不考虑信号延时等因素，又称前仿真，不考虑信号延时等因素，将源代码文件直接送到仿真器中仿真，验将源代码文件直接送到仿真器中仿真，验证电路是否符合设计要求。证电路是否符合设计要求。1、功能仿真、功能仿真 又称后仿真，将布线适配后产生的网表文件又称后仿真，将布线适配后产生的网表文件送到仿真器中仿真。是在完成布线适配后进行的送到仿真器中仿真。是在完成布线适配后进行的饱含定时关系的仿真，精度较高。饱含定时关系的仿真，精度较高。2、时序仿真、时序仿真452023-3-28CPLD 的编程方式：的编程方

36、式：1、浮栅工艺编程、浮栅工艺编程：EPROM、EEPROM工艺，其基本结工艺，其基本结构是一个浮栅管，相当于一个电子开关。前者用紫外构是一个浮栅管，相当于一个电子开关。前者用紫外线擦除，后者用一定幅度的电脉冲擦除。线擦除，后者用一定幅度的电脉冲擦除。(可反复可反复)2、熔丝工艺编程、熔丝工艺编程：在需要编程的节点上设置熔丝开关。：在需要编程的节点上设置熔丝开关。未编程时，节点熔丝保持连接；需要编程时，在节点未编程时，节点熔丝保持连接；需要编程时，在节点烧断熔丝。烧断熔丝。（一次性）（一次性）五、五、Altera CPLD/FPGA的编程和配置的编程和配置（一）、编程方式（一）、编程方式462

37、023-3-28FPGA的编程方式：的编程方式：1、反熔丝工艺编程、反熔丝工艺编程：主要通过击穿介质达到连通线路。：主要通过击穿介质达到连通线路。未编程时，处于开路状态；编成时，在两端加电压，未编程时，处于开路状态；编成时，在两端加电压，击穿反熔丝介质，形成通路，多路开关反熔丝结构击穿反熔丝介质，形成通路，多路开关反熔丝结构。（一次性）（一次性）2、SRAM方式编程方式编程：通过对芯片的：通过对芯片的SRAM加载不同的配加载不同的配置数据，改变各逻辑块相互之间的连线关系，从而改置数据，改变各逻辑块相互之间的连线关系，从而改变芯片逻辑功能，叫变芯片逻辑功能，叫SRAM查找表结构。（可反复）查找表

38、结构。（可反复）472023-3-28定义：定义：配置又称加载，是对配置又称加载，是对FPGA进行编程的一个过程。进行编程的一个过程。每次上电后需要进行配置是每次上电后需要进行配置是FPGA基于基于SRAM工艺工艺 的一个特点。的一个特点。（二）、（二）、Altera FPGA的配置方式的配置方式Altera FPGA的配置方式有三种：的配置方式有三种：1、主动方式、主动方式2、被动方式、被动方式3、JTAG方式方式482023-3-28 在在FPGA正常工作时，配置数据存储在正常工作时，配置数据存储在SRAM单元中，单元中，这个这个SRAM单元也被称为配置存储器。单元也被称为配置存储器。由于

39、由于SRAM是易失性存储器，因此是易失性存储器，因此FPGA在上电之后，在上电之后，外部电路需要将配置数据重新载入到片内的配置外部电路需要将配置数据重新载入到片内的配置RAM中。中。在芯片配置完成之后，内部的寄存器以及在芯片配置完成之后，内部的寄存器以及I/O管脚必须管脚必须进行初始化。进行初始化。等到初始化完成以后，芯片才会按照用户设计等到初始化完成以后，芯片才会按照用户设计的功能常工作，即进入用户模式。的功能常工作，即进入用户模式。（三）、三）、Altera FPGA配置过程配置过程一个器件完整的配置过程一个器件完整的配置过程将经历：将经历：复位、配置复位、配置 和和 初始化初始化 等等3

40、个过程。个过程。492023-3-28 Altera FPGA配置周期的波形配置周期的波形 从图中可以清楚地看到从图中可以清楚地看到FPGA上电以后首先进入配置摸上电以后首先进入配置摸式式(Configuration)，在最后一个配置数据载入到，在最后一个配置数据载入到FPGA以以后，进入初始化模式后，进入初始化模式(Initialization)在初始化完成以后，随在初始化完成以后，随即进入用户模式即进入用户模式(User-made)。在配置模式和初始化模式。在配置模式和初始化模式下，下，FPGA的用户的用户I/0处于高阻态处于高阻态(或者内部弱上拉状态或者内部弱上拉状态)，当，当进入用户模

41、式下，用户进入用户模式下，用户I/0就将按服用户设定的功能工作。就将按服用户设定的功能工作。502023-3-28各管脚说明（各管脚说明（AS为例）：为例）：nSTATUS：配置状态：配置状态CONF_DONE：配置完成输出端：配置完成输出端nCONFIG：配置控制输入端：配置控制输入端 上面三个通过上拉电阻接高电平上面三个通过上拉电阻接高电平（VCC）DATA0：配置到器件的数据输入端：配置到器件的数据输入端DCLK：时钟：时钟ASD0：AS控制信号控制信号Cyclone系列系列FPGA512023-3-28各管脚说明（各管脚说明（AS为例）为例）：nCE：级联配置（放在第一级接：级联配置（

42、放在第一级接 地，放在中间接前一级地，放在中间接前一级nCE0）nCE0：级联配置输出（在第一：级联配置输出（在第一 级和最后一级悬空）级和最后一级悬空）Altera Cyclone系列系列FPGA芯片介绍芯片介绍MSEL0、MSEL1：模式选择引脚。：模式选择引脚。主动串行（主动串行（AS）配置：）配置：MSEL0=0、MSEL1=0被动串行（被动串行（PS）配置：）配置：MSEL0=1、MSEL1=0Cyclone系列系列FPGA522023-3-28 Altera Cyclone系列系列 FPGA与其配置芯片与其配置芯片EPCS1采用采用主动串行（主动串行（AS）配置）配置的电路如下：的

43、电路如下：有有4个信号线：个信号线：串行时钟输入串行时钟输入(DCLK);AS控制信号输入（控制信号输入（ASDI）；）；片选信号（片选信号（nCS）串行数据输出（串行数据输出（DATA）1、主动串行（、主动串行（AS）配置方式）配置方式主动串行（主动串行（AS）配置方式）配置方式DATADCLKnCSASDIDATA 0DCLKnCSOASDOnCEGNDMSEL1MSEL0GNDnCEOVCCVCCVCC10K10K10KnSTATUSCONF_ DONEnCONFIGEPCS 1Cyclone FPGAN.C.532023-3-28Altera Cyclone系列系列 FPGA 与其配置

44、芯片与其配置芯片EPCS1采用采用被被动串行（动串行（PS）配置）配置的电路如下：的电路如下：被动串行（被动串行（PS）配置）配置GNDN.C.DATADCLKnCSOEDATA 0DCLKnCEGNDMSEL0MSEL1nCEO VCC VCCVCC10 K10K10KnSTATUSCONF_DONEnCONFIGEPCS1nINIT_CONFVCC Cyclone FPGA以下信号完成配置过程：以下信号完成配置过程：配置时钟配置时钟(DCLK);配置数据（配置数据（DATA0）配置命令（配置命令（nCONFIG）状态信号（状态信号（nSTATUS）配置完成指示（配置完成指示（CONF_DO

45、NF).2、被动串行（、被动串行（PS）配置）配置nCS和和OE是使能输出端是使能输出端 542023-3-28JTAG电缆配置方式电缆配置方式TRSTDCLKnCEGNDMSEL3.0nCEO VCC VCC10 K10K 1KnSTATUSCONF_DONEnCONFIGTDITDOTCK10针插头针插头TMSVCC Stratix II FPGAN.C.VCC10 K VCC10 KVCC 注：注：nCONFIG、MSEL3.0、DCLK信号是用在其他配置方信号是用在其他配置方式下的。不应悬空，在只用式下的。不应悬空，在只用JTAG模式下模式下nCONFIG应接应接VCC（拉高），（拉高），MSEL3.0接地，接高或低的固定电平。接地，接高或低的固定电平。