数字逻辑实验22016

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1、 数字逻辑 实验报告 专业 年级 姓名 学号 指导老师 实验室 使用日期 苏州大学计算机科学与技术学院统一印制 二零零六年八月 实用文档.前言 数字逻辑课程实验是为了加深学生对课堂已学过的数字逻辑电路内容的理解，为学生提供必要的实践机会，以增强其感性认识，培养学生分析、设计、组装和调试数字电路的基本技能，使学生掌握数字逻辑电路及实验方法。随着科学技术的发展，尤其是微电子技术和计算机技术的发展，数字逻辑电路的实验也应不断得到更新、完善和开拓。除了对常规的 TTL逻辑器件（如逻辑门、触发器等中小规模集成电路）进行实验外，也要学会可编程器件PLD（如CPLD、FPGA等大规模集成电路）的使用，借助计

2、算机辅助设计软件来进行数字电路设计和功能仿真。这种硬件软化的实验方法具有容易设计、容易修改和容易实现等优点，可有效地提高实验效率，正在逐步地取代前一种纯硬件联接逻辑的实验方法，成为数字逻辑电路实验的重要内容。考核方式 实验课的考核方式：根据学生实验报告和实验完成情况给出实验成绩。实验课考核成绩采用百分制记分，实验课成绩占课程总成绩的 20%。实用文档.目录 实验一、译码器 3 实验二、译码器的应用(一位全加器)5 实验三、优先编码器 7 实验四、BCD码转换成余3码 9 实验五、四路数据选择器 12 实验六、四位多功能寄存器 14 实验七、110101代码发生器 16 实验八、节拍电位发生器

3、19 实验九、多谐振荡器 21 实验十、四位全加器 23 实验十一、七段LED译码器 25 实验十二、四位二进制/十进制计数器 27 实验十三、八位左移寄存器 29 实验十四、先进后出堆栈 31 附录1、MDL多功能数字逻辑实验仪介绍 34 附录2、可编程逻辑器件ispLSI1016简介37 附录3、ispDesignEXPERT 8.3操作指南38 附录4、MAX+plus 10.0操作指南57 实用文档.实验一、译码器 一、实验目的 验证 3-8 译码器的功能。通过实验，学会使用 FD-MDL 多功能数字路逻辑实验仪；学会对集成电路芯片引脚的辨认，学会使用集成电路芯片。二、实验器材设备 1

4、FD-MDL 多功能数字路逻辑实验仪。274LS138 集成电路一块。三、实验原理 74LS138 引脚图 74LS138 的 C B A 三个输入变量，有 23种不同状态，每种状态（即输入值）的译码输出分别用 Y0Y7 表示它们。任何时刻，Y0Y7 中只有一个信号有效（低电平有效），为“0”，其余无效，为“1”。注意：3-8 译码器工作时，按照其功能表，G1 引脚应该接“1”（高电平），G2A 和 G2B 引脚应该接“0”（低电平）。四、实验内容 1与 FD-MDL 的连接 实用文档.2实验步骤(1)置 KC2 于“停止”，置 KC0 于“序号”，选实验序号 4。(2)KC2 于“运行”，置

5、 KC1 于“单拍”，然后单拍运行，观察指示灯 LS2、LS1、LS0、LR7LR0、LE7LE0 的变化，并填入实验记录表。(3)若某一拍时，LE7LE0 与 LR7LR0 状态不同，则应停下来及时检查线路。(4)单拍运行全部正确后，将 KC2 置于“运行”，KC1 置于“连续”，连续运行“三-八译码器”，此时应自动重复显示节拍 1 至节拍 8 的实验现象。五、实验结果 节 拍 输入信号 实验结果 LS2 C LS1 B LS0 A LE7 Y7 LE6 Y6 LE5 Y5 LE4 Y4 LE3 Y3 LE2 Y2 LE1 Y1 LE0 Y0 1 0 0 0 2 0 0 1 3 0 1 0

6、4 0 1 1 5 1 0 0 6 1 0 1 7 1 1 0 8 1 1 1 实用文档.实验二、译码器的应用(一位全加器)一、实验目的 用 74LS138 和 74LS20 设计实现一个一位全加器。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。274LS138、74LS20 集成电路各一块。三、实验原理 图中的“进位入”Ci-1指的是低位的进位输出，“进位出”Ci是本位的进位输出。一位全加器真值表及集成电路引脚如下：四、实验内容 1与 FD-MDL的连接 实用文档.2实验步骤(1)置 KC2 于“停止”，置 KC0 于“序号”，选实验序号 2。(2)置 KC2 于“运行”，置 K

7、C1 于“单拍”，然后单拍运行，观察指示灯 LS2、LS1、LS0、LR1、LR0、LE1、LE0 的变化，并填入表中。(3)若某一拍时，LE1、LE0 与 LR1、LR0 的显示不同，则应停下来并检查实验线路。(4)单拍运行全部正确后，将 KC2 置于“运行”，KC1 置于“连续”，连续运行“全加器”，此时应自动重复显示节拍 1 至节拍 8 的实验现象。五、实验结果 节 拍 输入信号 正确结果 实验结果 LS2 Ci-1 LS1 Bi LS0 Ai LR1 Si LR0 Ci LE1 Si LE0 Ci 1 0 0 0 0 0 2 0 0 1 1 0 3 0 1 0 1 0 4 0 1 1

8、0 1 5 1 0 0 1 0 6 1 0 1 0 1 7 1 1 0 0 1 8 1 1 1 1 1 六、实验线路图 实用文档.实验三、优先编码器 一、实验目的 验证优先编码器74LS148的功能。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。274LS138、74LS148、74LS04集成电路各一块。三、实验原理 把二进制数经过译码器74LS138进行译码，然后把译码器的输出再作为编码器74LS148的输入，使编码器的输出与二进制数一致。74LS148功能表 四、实验内容 1与FD-MDL的连接 级联入 EI 输入 7 6 5 4 3 2 1 0 输出 A2 A1 A0 级联

9、出 EO GS 1 X X X X X X X X 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 X 1 1 1 1 1 0 X X 1 1 1 1 0 X X X 1 1 1 0 X X X X 1 1 0 X X X X X 1 0 X X X X X X 0 X X X X X X X 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 X1 X0 译码器 优先

10、 编码器 X0 X1 1 2 3 4 5 6 7 8 Vcc EO GS 3 2 1 0 A0 74LS148 4 5 6 7 EI A2 A1 GND 16 15 14 13 12 11 10 9 译码器编码器 X1 X0 Y3 Y2 Y1 Y0 X1 X0 S1 S0 E5 E4 E3 E2 E1 E0 MDL LS1 LS0 LR5LR0 LE5LE0 实用文档.2实验步骤(1)置 KC2 于“停止”，置 KC0 于“序号”，选实验序号 6。(2)置 KC2 于“运行”，置 KC1 于“单拍”，然后单拍运行，观察指示灯 LS1、LS0、LR5LR0、LE5LE0 的变化，并填入表中。(3

11、)若某一拍时，LE5LE0与LR5LR0的显示不同，则应停下来并检查实验线路。(4)单拍运行全部正确后，将KC2置于“运行”，KC1置于“连续”，此时应自动重复显示节拍1至节拍4的实验现象。五、实验结果 节 拍 输入信号 正确结果 实验结果 LS1 LS0 X1 X0 LR5LR2 Y3 Y0 LR1 LR0 X1 X0 LE5 LE2 Y3 Y0 LE1 LE0 X1 X0 1 2 3 4 0 0 0 1 1 0 1 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 0 0 0 1 1 0 1 1 六、实验线路图 实用文档.实验四、BCD 码转换成余 3 码 一、实验目的

12、首先了解四位全加器74LS83的功能，然后用74LS83设计实现BCD码转换成余3码的电路。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。274LS83集成电路一块。三、实验原理 根据四位全加器74LS83的功能，以及BCD码和余3码的定义，实现BCD码转换成余3码。十进制 BCD 码 B3B2B1B0 余三码 E3E2E1E0 0 0000 0011 1 0001 0100 2 0010 0101 3 0011 0110 4 0100 0111 5 0101 1000 6 0110 1001 7 0111 1010 8 1000 1011 9 1001 1100 实用文档.四、实

13、验内容 1与FD-MDL的连接 2实验步骤(1)置 KC2 于“停止”，置 KC0 于“序号”，选实验序号 11。(2)置 KC2 于“运行”，置 KC1 于“单拍”，然后单拍运行，观察指示灯 LS4LS0，LR4LR0，LE4LE0 的变化，并填写在表中。(3)若某一拍时，LE4LE0 与 LR4LR0 状态不同，则应停下来及时检查线路。(4)单拍运行全部正确后，将KC2置于“运行”，KC1置于“连续”，连续运行“BCD码余三码转换器”，此时应自动重复显示节拍1到节拍10的实验现象。五、实验结果 节 拍 十进制 输入信号 正确结果 实验结果 LS3 LS2 LS1 LS0 B3 B2 B1

14、B0 LR3 LR2 LR1 LR0 S3 S2 S1 S0 LE3 LE2 LE1 LE0 S3 S3 S1 S0 1 0 0 0 0 0 0 0 1 1 2 1 0 0 0 1 0 1 0 0 3 2 0 0 1 0 0 1 0 1 4 3 0 0 1 1 0 1 1 0 5 4 0 1 0 0 0 1 1 1 6 5 0 1 0 1 1 0 0 0 7 6 0 1 1 0 1 0 0 1 8 7 0 1 1 1 1 0 1 0 9 8 1 0 0 0 1 0 1 1 10 9 1 0 0 1 1 1 0 0 实用文档.六、实验线路图 实用文档.实验五、四路数据选择器 一、实验目的 验证四

15、路数据选择器的功能。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。274LS153集成电路一块。三、实验原理 四、实验内容 1与FD-MDL的连接 2实验步骤(1)置 KC2 于“停止”，置 KC0 于“序号”，选实验序号 14。真值表 选通 选择 输出 G B A Y 1 X X 0 0 0 0 Y=D0 0 0 1 Y=D1 0 1 0 Y=D2 0 1 1 Y=D3 实用文档.(2)置 KC2 于“运行”，置 KC1 于“单拍”，然后单拍运行，观察指示灯 LS6LS0和 LR0，LE0 的变化，并填入表中。(3)若某一拍时，LE0 与 LR0 的显示不同，则应停下来并检查实验

16、线路。(4)单拍运行全部正确后，将 KC2 置于“运行”，KC1 置于“连续”，连续运行“数据选择器”，此时应自动重复显示节拍 1 至节拍 8 的实验现象。五、实验结果 节 拍 输入信号 正确结果 实验结果 LS6 LS5 LS4 G B A LS3 LS2 LS1 LS0 D3 D2 D1 D0 LR0 Y LE0 Y 1 2 3 4 5 6 7 8 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 0 1 0 1 0 0 1 0 1 1 1 0 0 0 0 1 1 1 1 0 1 0 1

17、0 1 0 实用文档.实验六、四位多功能寄存器 一、实验目的 理解和掌握四位多功能寄存器74LS194的功能。通过实验，掌握时序电路与组合电路的区别以及寄存器的特点。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。274LS194、74LS04集成电路各一块。三、实验原理 74LS194是四位移位寄存器，功能如下所示。四、实验内容 1与FD-MDL的连接 实用文档.2实验步骤(1)置 KC2 于“停止”，置 KC0 于“序号”，选实验序号 20。(2)置 KC2 于“运行”，置 KC1 于“单拍”，然后单拍运行，观察指示灯 LS7LS0，LR3LR0，LE3LE0 的变化，并填写在表

18、中。(3)若某一拍时，LE3LE0 与 LR3LR0 状态不同，则应停下来及时检查线路。(4)单拍运行全部正确后，将 KC2 置于“运行”，KC1 置于“连续”，连续运行“四位多功能寄存器”，此时应自动重复显示节拍 1 至节拍 18 的实验现象。五、实验结果 节 拍 功能 输入信号 正确结果 实验结果 LS7 LS6 LS5 LS4 LS3 LS2 LS1 LS0 C1 C0 L R D C B A LR3 LR2 LR1 LR0 QD QC QB QA LE3 LE2 LE1 LE0 QD QC QB QA 0 1 置全 0 置全 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1

19、1 1 0 0 0 0 1 1 1 1 2 3 4 5 6 7 8 9 右 移 移 入 0 0 1 0 0 0 0 0 0 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0 移 入 1 0 1 0 1 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 10 11 12 13 左 移 移 入 0 1 0 0 0 0 0 0 0 1 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 实用文档.14 15 16 17 移 入 1 1 0 1 0 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 18 保持 1 1 0

20、 0 0 0 0 0 1 1 1 1 实验七、110101 代码发生器 一、实验目的 了解 D 触发器的特点，用 D 触发器和门电路设计一个110101 代码发生器。通过实验，掌握时序电路的设计方法，学会代码发生器的设计。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。274LS175、74LS32、74LS08、74LS00集成电路各一块。三、实验原理 110101 代码产生器的状态表如下：现态 次态 输出 Q3 Q2 Q1 Q3 Q2 Q1 Z 0 0 0 0 0 1 1 0 0 1 0 1 1 1 0 1 1 0 1 0 0 0 1 0 1 1 0 1 1 1 0 1 0 0

21、0 1 0 0 0 0 0 1 实用文档.四、实验内容 1与FD-MDL的连接 2实验步骤(1)置 KC2 于“停止”，置 KC0 于“序号”，选实验序号 25。(2)置 KC2 于“运行”，置 KC1 于“单拍”，然后单拍运行，观察指示灯 LS0，LR3LR0，LE3LE0 的变化，并填写在表中。(3)若某一拍时，LE3LE0 与 LR3LR0 状态不同，则应停下来及时检查线路。(4)单拍运行全部正确后，将 KC2 置于“运行”，KC1 置于“连续”，连续运行“110101 代码发生器”，此时应自动重复显示节拍 1 到节拍 6 的实验现象。五、实验结果 节 拍 输入信号 正确结果 实验结果

22、LS0 CLR LR3 LR2 LR1 Q3 Q2 Q1 LR0 Z LE3 LE2 LE1 Q3 Q2 Q1 LE0 Z 0 1 2 3 4 0 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 0 1 0 1 0 实用文档.5 6 1 1 1 0 0 0 0 0 1 1 六、实验线路图 实用文档.实验八、节拍电位发生器 一、实验目的 用计数器、译码器和门电路，设计节拍电位发生器，使之能循环产生 W1W4四个节拍电位。通过实验，巩固时序电路的设计方法，学会节拍电位发生器的设计。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。274LS163、74LS138

23、、74LS04集成电路各一块。三、实验原理 用计数器、译码器和门电路，设计节拍电位发生器，使之能循环产生W1W4四个节拍电位。四、实验内容 1与FD-MDL的连接 2实验步骤(1)置 KC2 于“停止”，置 KC0 于“序号”，选实验序号 24。(2)置 KC2 于“运行”，置 KC1 于“单拍”，然后单拍运行，观察指示灯 LS0，LR3LR0，LE3LE0 的变化，并填写在表中。(3)若某一拍时，LE3LE0 与 LR3LR0 状态不同，则应停下来及时检查线路。(4)单拍运行全部正确后，将 KC2 置于“运行”，KC1 置于“连续”，连续运行，此时应自动重复显示节拍 1 到节拍 4 的实验现

24、象。五、实验结果 节 输入信号 正确结果 实验结果 实用文档.拍 LS0 CLR LR3 LR2 LR1 LR0 W4 W3 W2 W1 LE3 LE2 LE1 LE0 W4 W3 W2 W1 0 1 2 3 4 0 1 1 1 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 0 0 0 1 六、实验线路图 实用文档.实验九、多谐振荡器 一、实验目的 用 74LS04 及电阻、电容构成 RC 环行振荡器；用 5G555 及电阻、电容构成多谐振荡器。通过实验，掌握环行振荡器和多谐振荡器的原理及设计方法，学会示波器的使用。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪

25、。2示波器一台。374LS04、5G555集成电路各一块；电阻、电容、三极管。三、实验原理 1 2 四、实验内容 1按图连接构成环形振荡器。实用文档.(1)R取180、R*取100、C取820pF。用示波器观察各点波形并记录下来，并且算出震荡频率。(2)R取560、R*取100、C取3F。用示波器观察各点波形并记录下来，并且算出震荡频率。(3)用10K电位器替代R，R*用一级射极跟随器替代，调节R，观察波形，算出频率范围。2按图连接构成多谐振荡器。R1取56K、R2取1K、C取0.01uf。用示波器观察Vout、Vc波形并记录下来，并且算出震荡频率。五、实验结果 实用文档.实验十、四位全加器

26、一、实验目的 用 Verilog HDL 硬件描述语言设计四位全加器，在 CPLD 芯片中实现四位全加器。通过实验，掌握 EDA 软件 ispDesignEXPERT 的使用，掌握用 Verilog HDL硬件描述语言设计逻辑电路的方法。掌握 CPLD 的使用。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。2微机一台，WINDOWS XP或WINDOWS 2000操作系统。3Lattice公司的IspDesignEXPERT8.3版EDA软件及下载电缆一根。4CPLD芯片ispLSI 1016一块。三、实验原理 用Verilog HDL硬件描述语言在CPLD芯片中实现四位全加器。求

27、两个四位二进制数的全加和。A3A0、B3B0分别为加数和被加数，SUM0SUM3为和，Cout为进位输出。四、实验内容 1与FD-MDL的连接 A0 K0 32 A1 K1 25 A2 K2 26 A3 K3 27 B0 K4 28 B1 K5 22B2 K6 30 B3 K7 31 SUM0 6 E0 SUM1 7 E1 SUM2 8 E2 SUM3 9 E3Cout 44 E4 IspLSI1016 实用文档.2实验步骤 用Verilog HDL硬件描述语言设计四位全加器，在微机上的ispDesignEXPERT软件环境中对设计进行编译和功能仿真，通过编译和仿真后，连接微机和实验仪器，将设

28、计下载到CPLD芯片ispLSI 1016中，在CPLD芯片实现四位全加器。记录仿真波形和实验结果。实验时选用实验序号0。五、源程序代码 六、实验结果 实用文档.实验十一、七段 LED 译码器 一、实验目的 用 Verilog HDL硬件描述语言设计七段LED 译码器，在 CPLD 芯片中实现七段 LED 译码器。通过实验，巩固EDA 软件 ispDesignEXPERT的使用。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。2微机一台，WINDOWS XP或WINDOWS 2000操作系统。3Lattice公司的IspDesignEXPERT8.3版EDA软件及下载电缆一根。4CP

29、LD芯片ispLSI 1016一块。三、实验原理 用Verilog HDL硬件描述语言在CPLD芯片中实现七段LED译码器。D3D0为输入代码（00001111），输出ah为共阴极LED七段显示器的字形码。四、实验内容 1与FD-MDL的连接 D0 K0 32 D1 K1 25 D2 K2 26 D3 K3 27 a 6 E0 b 7 E1 c 8 E2 d 9 E3e 44 E4 IspLSI1016 f 3 E5 g 4 E6 h 5 E7 实用文档.2实验步骤 用Verilog HDL硬件描述语言设计七段LED译码器，在微机上的ispDesign EXPERT软件环境中对设计进行编译和功

30、能仿真，通过编译和仿真后，连接微机和实验仪器，将设计下载到CPLD芯片ispLSI 1016中，在CPLD芯片实现七段LED译码器。记录仿真波形和实验结果。实验时选用实验序号0。五、源程序代码 六、实验结果 实用文档.实验十二、四位二进制/十进制计数器 一、实验目的 用 Verilog HDL 硬件描述语言设计有异步清“0”功能的四位二进制/十进制计数器，并在 CPLD 芯片中实现。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。2微机一台，WINDOWS XP或WINDOWS 2000操作系统。3Lattice公司的IspDesignEXPERT8.3版EDA软件及下载电缆一根。4

31、CPLD芯片ispLSI 1016一块。三、实验原理 用Verilog HDL硬件描述语言在CPLD芯片中实现有异步清“0”功能的四位二进制/十进制计数器。CLK为时钟脉冲，CLR为清0端，OUT0OUT3计数值输出，Cout为进位输出。四、实验内容 1与FD-MDL的连接 2实验步骤 用Verilog HDL硬件描述语言设计有异步清“0”功能的四位二进制/十进制计实用文档.数器，在微机上的isp Design EXPERT软件环境中对设计进行编译和功能仿真，通过编译和仿真后，连接微机和实验仪器，将设计下载到CPLD芯片ispLSI 1016中，在CPLD芯片实现四位二进制/十进制计数器。记录

32、仿真波形和实验结果。实验时选用实验序号0。五、源程序代码 六、实验结果 实用文档.实验十三、八位左移寄存器 一、实验目的 用 Verilog HDL硬件描述语言设计八位左移寄存器，在 CPLD 芯片中实现八位左移寄存器。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。2微机一台，WINDOWS XP或WINDOWS 2000操作系统。3Lattice公司的IspDesignEXPERT8.3版EDA软件及下载电缆一根。4CPLD芯片ispLSI 1016一块。三、实验原理 用Verilog HDL硬件描述语言在CPLD芯片中实现八位左移寄存器。R为复位输入，D为要移入的数据，CLK为

33、时钟脉冲，Q0Q7为移位寄存器的输出。四、实验内容 1与FD-MDL的连接 2实验步骤 用Verilog HDL硬件描述语言设计八位左移寄存器，在微机上的 ispDesign R K0 32 D K1 25 CLK SP 11 Q0 6 E0 Q1 7 E1 Q2 8 E2 Q3 9 E3Q4 44 E4 IspLSI1016 Q5 3 E5 Q6 4 E6 Q7 5 E7 实用文档.EXPERT软件环境中对设计进行编译和功能仿真，通过编译和仿真后，连接微机和实验仪器，将设计下载到CPLD芯片ispLSI 1016中，在CPLD芯片实现八位左移寄存器。记录仿真波形和实验结果。实验时选用实验序号

34、0。五、源程序代码 六、实验结果 实用文档.实验十四、先进后出堆栈 一、实验目的 用 Verilog HDL硬件描述语言设计先进后出堆栈，在 CPLD 芯片中实现先进后出堆栈。二、实验器材设备 1FD-MDL 多功能数字路逻辑实验仪。2微机一台，WINDOWS XP或WINDOWS 2000操作系统。3Lattice公司的IspDesignEXPERT8.3版EDA软件及下载电缆一根。4CPLD芯片ispLSI 1016一块。三、实验原理 用Verilog HDL硬件描述语言在CPLD芯片中实现先进后出堆栈。D0D3为进栈的4位数据，F位控制位：当F=1时，时钟CLK将D0D3压入堆栈；当F=

35、0时，时钟CLK将堆栈中的数据弹出至Q0Q3输出。SP0、SP1为堆指针（0011），FF为进/出栈标志，栈溢出或空栈时，再发生进栈或出栈操作时，则出错，从ERR输出，在LED7上显示出来。四、实验内容 1与FD-MDL的连接 D0 K0 32 D1 K1 25 F K4 28 Q0 6 E0 Q1 7 E1 Q2 8 E2 Q3 9 E3SP0 44 E4 IspLSI1016 SP1 3 E5 FF 4 E6 ERR 5 E7 D2 K2 26 D3 K3 27 CLK SP 11 实用文档.2实验步骤 用Verilog HDL硬件描述语言设计先进后出堆栈，在微机上的 ispDesign EXPERT软件环境中对设计进行编译和功能仿真，通过编译和仿真后，连接微机和实验仪器，将设计下载到CPLD芯片ispLSI 1016中，在CPLD芯片实现先进后出堆栈。记录仿真波形和实验结果。实验时选用实验序号0。五、源程序代码 实用文档.六、实验结果 实用文档.