实验28线3线优先编码器

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1、实验28线3线优先编码器实验二 8线-3线优先编码器 一、实验目的 1、 进一步熟悉MAX+PlusII软件的使用 2、 中午应用VHDL语言设计组合逻辑电路 二、硬件要求 1、 EDA实验箱。 2、主芯片：EP1K100QC208-3或者EPM7128SLC84-15 三、实验原理 优先编码器电路允许同时输入俩个以上的输入信号，当几个输入信号同时出现时，只对其中优先权最高的进行编码 三、实验原理及步骤 1、 根据真值表，设计出他的VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY encode IS PORT(input: IN

2、STD_LOGIC_VECTOR(7 downto 0); EN : IN STD_LOGIC ; y0n,y1n,y2n,g1,g2 : OUT STD_LOGIC); END encode; ARCHITECTURE behav OF encode IS SIGNAL y : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN y0n=y(0);y1n=y(1);y2n=y(2); PROCESS(input) BEGIN IF EN=1 THEN y=111;g1=1;g2=1; ELSIF input(7)=0 THEN y=000;g1=0;g2=1; ELSIF

3、 input(6)=0 THEN y=001;g1=0;g2=1; ELSIF input(5)=0 THEN y=010;g1=0;g2=1; ELSIF input(4)=0 THEN y=011;g1=0;g2=1; ELSIF input(3)=0 THEN y=100;g1=0;g2=1; ELSIF input(2)=0 THEN y=101;g1=0;g2=1; ELSIF input(1)=0 THEN y=110;g1=0;g2=1; ELSIF input(0)=0 THEN y=111;g1=0;g2=1; ELSIF input=11111111 THEN y=111;g1=1;g2=0; END if; END PROCESS; END behav; 2、 对程序进行编译仿真，观察是否符合要求 3、选择恰当的芯片CPLD FPGA芯片，并锁定引脚。 4、蒋*。Pof文件下载到实验箱连线后观察实验现象。