系统级封装产品行业市场需求与投资规划

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1、系统级封装产品行业市场需求与投资规划一、 集成电路封测概况从集成电路行业发展历史来看，早期的集成电路企业大多选择纵向一体化（IDM）的组织架构，即企业内部可完成设计、制造、封装和测试等所有集成电路生产环节。这样的组织架构使得IC企业具有技术转化效率高、新产品研制时间较短等优势，但同时也有资产投入重、资金需求量大、变通不畅等缺点。20世纪90年代，随着全球化进程加快、国际分工职能深化，以及集成电路制程难度的不断提高，集成电路产业链开始向专业化的分工方向发展，逐渐形成了独立的半导体设计企业、晶圆制造代工企业和封装测试企业。集成电路芯片对使用环境具有较高的要求，不能长时间裸露在外部环境中。空气中的杂

2、质、腐蚀性气体甚至水蒸气都会腐蚀集成电路芯片上的精密蚀刻电路，导致性能下降或者失效。为了防止外部环境对芯片的损害，就必须用特定工艺将集成电路芯片包裹起来。集成电路封装，就是用特定材料、工艺技术对芯片进行安放、固定、密封，保护芯片性能，并将芯片上的接点连接到封装外壳上，实现芯片内部功能的外部延伸。集成电路芯片封装完成后，需要进行性能测试，以确保封装的芯片符合性能要求。通常认为，集成电路封装主要有电气特性的保持、芯片保护、应力缓和及尺寸调整配合四大功能。根据中国半导体封装业的发展，迄今为止全球集成电路封装技术一共经历了五个发展阶段。当前，全球封装行业的主流技术处于以CSP、BGA为主的第三阶段，并

3、向以系统级封装（SiP）、倒装焊封装（FC）、芯片上制作凸点（Bumping）为代表的第四阶段和第五阶段封装技术迈进。二、 Chiplet方兴未艾，先进封测持续创新Chiplet是依托高级封装技术实现芯片性能提升、成本可控的高效架构设计模式。目前主流系统级SoC方案是在单芯片（monolithic）方案集成具有特定功能的IP核，Chiplet方案在设计上延续SoC的异构集成概念，融合空间维度以合适的工艺节点将IP核切分为可模块化组装的小裸片（die），并通过先进封装技术（比如3D堆叠、扇形封装、微间距焊线技术等）实现系统级封装。Chiplet方案可以自由选择不同分区的工艺节点。主流SoC单晶片

4、系统中，不同功能和类型的电路单元只能采用同一种工艺节点，然而不同芯片的工艺需求不同，如逻辑芯片、模拟芯片、射频芯片、存储器等往往成熟制程节点是不同的，模拟芯片如果采用高级制程可能会导致漏电、噪声等问题。Chiplet模式下不同功能裸片，可自由选择性价比更高的制程方案，并通过先进封装来进行组装，相比传统SoC方案更具灵活性。Chiplet设计有利于提高良品率，解决晶体管微缩工艺接近极限和制造费用高企的问题。由于光掩模尺寸限制，传统复杂SoC已接近硅单芯片的物理极限，同时先进制程由缺陷密度带来的良率损失会增加，从而导致SoC芯片流片费用居高不下。根据WikiChip测算，缺陷密度一定时，小面积裸片

5、良品率相对提升明显，证明Chiplet方案将大裸片切成小裸片是提升单个晶圆良率的有效途径。AMD于ISSCC2020重点展示的Gen2EPYC处理器采用Chiplet方案，使用14nm成熟制程的I/O模块节省固定成本，且相比SoC单芯片方案，内核数越大，芯片复杂程度越高，Chiplet方案成本优势越明显。相比传统SoC芯片，Chiplet方案进一步化繁就简，强化IP可复用性，有助于降低设计成本和产品开发周期。本质来说，Chiplet是一种硅片级别的IP复用，IP核小芯片化后等同于经过设计和制程优化后生产出的硬件化产品，避免SoC方案形成系统级芯片后的软硬件协同验证、后端设计、流片制造、封装测试

6、等必要流程，有效减少设计、验证和生产环节的开发风险和成本。同时Chiplet模式下可对芯片的不同单元进行选择性迭代，迭代部分裸芯片后便可制作出下一代产品，大幅缩短产品上市周期。Chiplet方案在架构设计和封装技术环节上均已具备成熟的技术支撑，是在摩尔定律趋缓背景下的半导体工艺发展方向之一。1）AMD、Intel相继推出基于Chiplet方案的第四代高性能服务器CPU，代表主流厂商在大型系统级芯片的多层布局布线、裸片互联结构等复杂设计问题上实现突破。2）多芯片封装解决方案发展始于1980s，近年SIP、EMIB、3D-IC、异质集成等多芯片封装技术的相继突破，为Chiplet方案从技术构想走入

7、现实奠定基础。三、 集成电路封测行业发展趋势（一）集成电路进入后摩尔时代，先进封装作用突显在集成电路制程方面，摩尔定律认为集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。长期以来，摩尔定律一直引领着集成电路制程技术的发展与进步，自1987年的1um制程至2015年的14nm制程，集成电路制程迭代一直符合摩尔定律的规律。但2015年以后，集成电路制程的发展进入了瓶颈，7nm、5nm、3nm制程的量产进度均落后于预期。随着台积电宣布2nm制程工艺实现突破，集成电路制程工艺已接近物理尺寸的极限，集成电路行业进入了后摩尔时代。后摩尔时代制程技术突破难度较大，工艺制程

8、受成本大幅增长和技术壁垒等因素上升改进速度放缓。根据市场调研机构ICInsights统计，28nm制程节点的芯片开发成本为5，130万美元，16nm节点的开发成本为1亿美元，7nm节点的开发成本需要297亿美元，5nm节点开发成本上升至54亿美元。由于集成电路制程工艺短期内难以突破，通过先进封装技术提升芯片整体性能成为了集成电路行业技术发展趋势。（二）先进封装将成为未来封测市场的主要增长点随着5G通信技术、物联网、大数据、人工智能、视觉识别、自动驾驶等应用场景的快速兴起，应用市场对芯片功能多样化的需求程度越来越高。在芯片制程技术进入后摩尔时代后，先进封装技术能在不单纯依靠芯片制程工艺实现突破的

9、情况下，通过晶圆级封装和系统级封装，提高产品集成度和功能多样化，满足终端应用对芯片轻薄、低功耗、高性能的需求，同时大幅降低芯片成本。因此，先进封装在高端逻辑芯片、存储器、射频芯片、图像处理芯片、触控芯片等领域均得到了广泛应用。根据市场调研机构GIA统计数据，中国先进封装市场规模到2026年将达到76亿美元，年复合增长率为62%，相比于其他国家增长最快。根据市场调研机构Yole预测数据，全球先进封装在集成电路封测市场中所占份额将持续增加，2019年先进封装占全球封装市场的份额约为4260%。2019年至2025年，全球先进封装市场规模将以66%的年均复合增长率持续增长，并在2025年占整个封装市

10、场的比重接近于50%。与此同时，Yole预测2019年至2025年全球传统封装年均复合增长率仅为19%，增速远低于先进封装。（三）系统级封装（SiP）是先进封装市场增长的重要动力系统级封装可以把多枚功能不同的晶粒（Die，如运算器、传感器、存储器）、不同功能的电子元器件（如电阻、电容、电感、滤波器、天线）甚至微机电系统、光学器件混合搭载于同一封装体内，系统级封装产品灵活度大，研发成本和周期远低于复杂程度相同的单芯片系统（SoC）。以2015年美国知名企业推出的可穿戴智能手表为例，其采用了日月光的系统级封装，将AP处理器、SRAM内存、D闪存、各种传感器、通讯芯片、功耗管理芯片以及其他被动电子元

11、器件均集成在一块封装体内。通过系统级封装形式，此可穿戴智能产品在成功实现多种功能的同时，还满足了终端产品低功耗、轻薄短小的需求。根据市场调研机构Yole统计数据，2019年全球系统级封装规模为134亿美元，占全球整个封测市场的份额为2376%，并预测到2025年全球系统级封装规模将达到188亿美元，年均复合增长率为581%。在系统级封装市场中，倒装/焊线类系统级封装占比最高，2019年倒装/焊线类系统级封装产品市场规模为12239亿美元，占整个系统级封装市场的9105%。根据Yole预测数据，2025年倒装/焊线类系统级封装仍是系统级封装主流产品，市场规模将增至17177亿美元。现阶段，以智能

12、手机为代表的移动消费电子领域是系统级封装最大的下游应用市场，占了系统级封装下游应用的70%。根据Yole预测，未来5年，系统级封装增长最快的应用市场将是可穿戴设备、Wi-Fi路由器、IoT物联网设施以及电信基础设施。尤其随着5G通讯的推广和普及，5G基站对倒装球栅阵列（FC-BGA）系统级封装芯片的需求将大幅上升，未来5年基站类系统级芯片市场规模年均复合增长率预计高达41%。（四）高密度细间距凸点倒装产品（FC）类产品在移动和消费市场发展空间较大所谓倒装是相对于传统的金属线键合连接方式（WireBonding，WB）而言的。传统WB工艺，芯片通过金属线键合与基板连接，电气面朝上；倒装芯片工艺是

13、指在芯片的I/O焊盘上直接沉积，或通过RDL布线后沉积凸点（Bumping），然后将芯片翻转，进行加热，使熔融的焊料与基板或框架相结合，芯片电气面朝下。与WB相比，FC封装技术的I/O数多；互连长度缩短，电性能得到改善；散热性好，芯片温度更低；封装尺寸与重量也有所减少。与应用FC技术的SiP芯片不同，FC芯片的沉积凸点（Bumping）更多，密度更大，大大减小了对面积的浪费。相比应用FC技术的SiP芯片来说，FC芯片有着诸多的优势，比如更小的封装尺寸与更快的器件速度。据Yole数据，2020年至2026年，先进封装收入预计将以79%的复合年增长率增长。到2026年，FC-CSP（倒装芯片级尺寸

14、封装）细分市场将达到100亿美元以上。这些封装解决方案主要用于基带、射频收发器、存储器和一些PMIC应用。按收入细分，移动和消费市场占2019年先进封装总收入的85%，Yole预计到2025年复合年增长率为55%，占先进封装总收入的80%。而FC-CSP封装在移动和消费市场中占有一席之地，主要用于PC、服务器和汽车应用中使用的智能手机APU、RF组件和DRAM设备。（五）扁平无引脚封装产品（QFN/DFN）产品仍拥有较大容量的市场规模从封装效率（芯片面积与封装面积之比值趋向1为高效率）看，低端的DIP封装效率只有005-01非常低，SOP封装效率为01-02，而中端的QFN封装效率可以做到03

15、-04，无散热焊盘的QFN甚至可以做到05，间接说明QFN封装相比传统封装具有更高的封装效率。QFN封装的底部位置通常有一个大面积裸露焊盘用来导热，这个焊盘可做直接散热通道，用于传导封装体内芯片工作产生的热量；焊盘经过表面贴装后直接焊接在电路板（PCB）上，PCB散热孔可以把多余的功耗扩散到铜接地板中吸收多余的热量，极大提升了芯片的散热性。QFN封装不同于具有鸥翼状引脚的传统DIP或SOP封装，QFN封装经过表面贴装后管脚与PCB焊盘之间的导电路径短，自感系数和封装体内的布线电阻很低，所以它也可以提供良好的电性能。QFN封装使用的载体多为平面设计金属框架，采用精准可控的蚀刻方式生产制造，因此具

16、有框架表面处理方式多样化、结构设计多样化的特点，且搭配属性相吻合的塑封材料，可以改进、增强封装体内部各界层的结合力，阻止外部湿气进入产品内部造成芯片失效，增强产品可靠性；且QFN封装本身采用的就是金属载体不存在类似基板封装有吸收水汽的风险，因此QFN封装较传统的DIP、SOP甚至BGA、LGA封装都可以具有更好的可靠性表现。QFN封装目前覆盖的芯片制造工艺范围非常广，28nm工艺制造的芯片也有成功的大规模量产经验，QFN封装是一种极具适用能力强、结构简单、高性价比的封装形式，在短期内出现替代封装的可能性不高。此外，QFN封装也在向大尺寸、模组化进行发展。结合QFN的优点，整体而言，QFN在中端

17、、中高端芯片领域具备更广泛应用的能力。（六）微机电系统传感器（MEMS）行业发展状况微机电系统在近些年应用越来越广泛，随着传感器、物联网应用的大规模落地，MEMS封装也备受关注。目前MEMS封装市场规模在27亿美元左右，20162022年间将会维持167%的年复合增长率高速增长。其中RFMEMS封装市场是主要驱动，20162022年间，年复合增长率高达351%。四、 影响集成电路封测行业发展的有利因素和不利因素（一）影响集成电路封测行业发展的有利因素1、集成电路封测行业国家产业政策的支持2014年6月，国家集成电路产业发展推进纲要明确集成电路产业未来几年的发展目标，提出到2030年我国集成电路

18、产业链达到国际先进水平，一批企业进入国际第一发展梯队，实现跨越发展。2020年8月，新时期促进集成电路产业和软件产业高质量发展的若干政策从财税、投融资、研发政策、进出口政策等多个维度支持先进封装测试企业。2019年，国家发改委发布产业结构调整指导目录（2019），鼓励类产业中包括球栅阵列封装（BGA）、插针网格阵列封装（PGA）、芯片规模封装（CSP）、多芯片封装（MCM）、栅格阵列封装（LGA）、系统级封装（SiP）、倒装封装（FC）、晶圆级封装（WLP）、传感器封装（MEMS）等先进封装与测试。甬矽电子主要产品均包含在鼓励类目录中，属于产业政策支持的先进封装测试企业。2、集成电路产业转移为

19、国内封测行业带来发展机遇从集成电路历史进程看，全球范围完成两次明显产业转移：第一次为20世纪70年代从美国转向日本，第二次为20世纪80年代从日本转向韩国与中国台湾地区。近年来，中国大陆地区迎来集成电路行业第三次产业转移。美国集成电路制造业产能已从1980年的42%，跌至2018年的128%。而我国大陆地区晶圆产能占全球比重已从2011年的9%，提升至2020年的18%。根据SEMI预测，2020-2025年中国大陆地区晶圆产能占全球比例将从18%提高至22%，年均复合增长率约为7%。随着集成电路制造业向我国大陆地区逐渐转移，集成电路封测行业作为晶圆制造产业链下游环节，将受益于晶圆产能转移所带

20、来的封装测试市场需求传导。3、集成电路封测行业后摩尔时代对先进封装依赖增加随着下游应用领域对集成电路芯片的功能、能耗及体积要求越来越高，集成电路技术发展形成了两个方向：单芯片系统（SoC，SystemonChip）和系统级封装（SiP，SysteminPackage）。其中单芯片系统（SoC）是从设计和晶圆制造角度出发，将系统所需的组件和功能集成到一枚芯片上；系统级封装（SiP）则是从封装角度出发，将不同功能的芯片和元器件组装到一个封装体内。2015年之后，随着晶圆制程开发难度的加大，以及高端制程制造成本的陡然提升，集成电路制造行业步入后摩尔时代。在后摩尔时代，同单芯片系统（SoC）相比，系统

21、级封装（SiP）开发成本较低、开发周期较短、集成方式灵活多变，具有更大的设计自由度。针对有更多功能、更高频率、更低功耗需求的应用市场，包括5G通信用的射频前端、物联网用的传感器芯片、智能汽车用的功率芯片等，系统级封装（SiP）具有较为显著的优势，下游应用领域对先进封装的依赖程度增加，先进封装企业迎来更好的发展机遇。（二）影响集成电路封测行业发展的不利因素1、集成电路封测行业技术和工艺更新速度较快集成电路封测行业是较为典型的技术密集型行业，技术和工艺更新迭代速度较快。自20世纪70年代起，目前集成电路封测技术已经发展到第五阶段，核心技术包括微电子机械系统封装（MEMS）、晶圆级系统封装-硅通孔（

22、TSV）、倒装焊封装（FC）、表面活化室温连接（SAB）、扇出型集成电路封装（FanOut）、扇入型集成电路封装（Fan-in）等。为了保持技术和工艺的先进性，集成电路封测企业必须持续进行技术研发和生产设备投入，这对行业企业的资金实力提出了较高要求。若行业企业无法保持较高的投资力度，则会在市场竞争中处于不利地位。2、集成电路封测行业晶圆制造企业开始向下游封测领域延伸近年来，先进封装技术发展方向主要朝两个领域发展，分别为向上游晶圆制程领域发展（晶圆级封装）以及向下游模组领域发展（系统级封装）。在向上游晶圆制程领域发展过程中，晶圆级封装技术开始直接对晶圆进行封装加工，例如利用晶圆重布线技术（RDL

23、），在原来设计的集成电路线路接点位置（I/Opad），通过晶圆级金属布线制程和凸点工艺（Bumping）改变其接点位置，使集成电路能适用于不同的封装形式。随着晶圆级封装技术的不断进步，目前晶圆级封装已经进入高精密封装领域，即晶圆重布线技术（RDL）尺寸小于3微米、凸点间隙（BumpingPitch）小于50微米。在高精密封装领域，先进晶圆制造企业具有较强的技术优势，可以采取晶圆制造为主、先进封装为辅的发展策略，将自身在晶圆前道工序上的精密加工优势延续到封装后道工序中。2020年6月，先进晶圆制造企业台积电计划新建一座芯片封装与测试工厂，预计投资额1015亿美元。晶圆制造企业逐步跨界至封测代工领

24、域，将对独立封测企业带来一定的竞争压力。五、 技术发展由于我国集成电路封测企业进入行业时间较早、技术研发持续性较好、内资龙头企业对国外优质标的进行收购等原因，目前我国集成电路封测领域已经处于世界第一梯队。我国集成电路封测业市场规模稳居世界第一，其技术已经达到世界先进水平。配合我国在生产成本与市场方面的优势，全球集成电路封测业成为全球集成电路产业中最先向我国进行转移的环节。（一）面向传统集成电路封测技术技术具有不可替代性，其基本特点是重人力成本、轻资本。在一定时间内，传统集成电路封测技术将与先进集成电路封测技术并行发展。在新款芯片对传统集成电路封测工艺提出新需求的同时，继续优化传统集成电路封测技

25、术依然受到主流集成电路封测企业的重视。现今，包括中小集成电路封测企业在内的我国集成电路封测企业已经全面掌握传统集成电路封测技术。成本、工艺技术差异化、产品的一致性与稳定性是企业形成市场竞争力的关键。（二）面向先进集成电路封测技术在芯片小型化、高集成化的发展趋势下，先进集成电路封测技术是全球集成电路封测业竞逐的焦点，也带动我国集成电路封测业从量的增长到质的突破转变。由于摩尔定律的发展逐步放缓，未来半导体硬件突破将更加依赖于先进集成电路封测技术，且先进集成电路封测技术具有不受制于晶体管微缩技术节点、灵活性好、研发投入和设备投入成本较小等特点。我国集成电路封测业应从利润附加值低的集成电路封测业务向利

26、润附加值高的高端集成电路封测业务转化，以资本支出取代人力成本作为新的行业推动力。发展先进集成电路封测技术将是解决各种性能需求和复杂异构集成需求等方面问题的不二之选。我国先进集成电路封测技术由长电科技、通富微电、华天科技、晶方科技等企业掌握。这些企业集成电路封装形式覆盖SiP、SoC、25D/3D等，集成电路封测技术囊括WLP（包括Fan-In和Fan-Out）、TSV、Bumping、FlipChip、BGA等。伴随我国集成电路封测技术的发展，先进集成电路封测技术应用比例不断提高，整体集成电路封测业约33%产值来自采用先进集成电路封测技术的产品。对于龙头企业，先进集成电路封测技术为企业贡献的产

27、值在整个企业产值的占比接近50%。长电科技通过海外并购，增强了Fan-Out、SiP等集成电路封测技术能力，迎合了5G芯片对于系统集成、天线集成技术的需求，并在集成电路封测业进行布局，提升了行业竞争力，实现销售额的持续增长，巩固了行业地位。通富微电大力布局先进集成电路封装技术，发展苏通园区工厂的高端芯片产品封测业务，已具备封装AMD7nm芯片产品的能力，实现高端市场份额的有效提升。华天科技不断布局CIS、存储、射频、汽车电子等上游领域集成电路封测技术，其产品在5G应用市场、新能源汽车等领域得到了广泛应用。六、 先进封装延续摩尔定律，龙头厂商加快布局封装技术正不断从传统向先进封装演进。全球集成电

28、路封装技术目前共经历五个发展阶段。结合行业内按照封装工艺分类的惯例，封装分为传统封装（第一阶段和第二阶段）及先进封装（第三至第五阶段）。根据技术路径与指标差异，先进封装可细分为中端先进封装（第三阶段中大部分）与高端先进封装（第三阶段中少部分以及第四至第五阶段）。传统封装与先进封装的主要区别包括键合方式由传统的引线键合发展为球状凸点焊接，封装元件概念演变为封装系统，封装对象由单芯片向多芯片发展，由平面封装向立体封装发展。先进封装技术提升芯片整体性能成为集成电路行业技术发展趋势。2015年后，集成电路制程发展进入瓶颈期，7nm、5nm、3nm制程的量产进度均落后于预期。随着台积电宣布2nm制程工艺

29、实现突破，集成电路制程工艺已接近物理尺寸的极限，进一步突破难度较大，受成本大幅增长和技术壁垒等影响改进速度放缓。据ICInsights统计，28nm制程节点的芯片开发成本为5，130万美元，16nm节点的开发成本为1亿美元，7nm节点的开发成本需要297亿美元，5nm节点开发成本上升至54亿美元。先进封装市场增长显著，为全球封测市场贡献主要增量。随着电子产品进一步朝向小型化与多功能发展，芯片尺寸越来越小，芯片种类越来越多，其中输出入脚数大幅增加，使得3D封装、扇形封装（FOWLP/PLP）、微间距焊线技术以及系统封装（SiP）等技术的发展成为延续摩尔定律的最佳选择之一，先进封装技术在整个封装市

30、场的占比正在逐步提升。据Yole数据，2020年先进封装全球市场规模为304亿美元，占比为45%；预计2026年市场规模增至475亿美元，占比达50%，2020-2026ECAGR约为77%，优于整体封装市场和传统封装市场成长性。半导体厂商扩大资本支出，强力布局先进封装。据Yole数据，2021年半导体厂商在先进封装领域的资本支出约为119亿美元，英特尔、台积电、日月光、三星等分别投入35、30、20、15亿美元。未来，随着HPC、汽车电子、5G等领域的先进封装需求增加，将带动先进封测需求，提前布局厂商有望率先受益。中国大陆封测市场目前主要以传统封装业务为主，随着国内领先厂商不断通过海内外并购

31、及研发投入，先进封装业务快速发展。经过多年的技术创新和市场积累，内资企业产品已由DIP、SOP、SOT、QFP等产品向QFN/DFN、BGA、CSP、FC、TSV、LGA、WLP等技术更先进的产品发展，并且在WLCSP、FC、BGA和TSV等技术上取得较为明显的突破，产量与规模不断提升，逐步缩小与外资厂商之间的技术差距，极大地带动我国封装测试行业的发展。据Frost&Sullivan预测，2020年中国大陆先进封装市场规模达到3513亿元，2025年将增长至1，1366亿元，2020-2025ECAGR为2647%。据相关研究机构预测，中国先进封装产值占全球比重有望进一步提高，预计2022年将

32、达到166%。七、 Chiplet市场前景广阔Chiplet方案在架构设计上弹性高，有望成为HPC和IoT领域的优先解决方案。1）大数据、人工智能和物联网加持下，高性能计算、机器学习、自动驾驶等新兴应用加速高算力异构集成芯片需求增长。Chiplet系统作为超级异构系统，先进的集成技术在3D空间的扩展可以极大提高芯片规模，如新世代服务器CPU采用的高内核数架构，极大提升处理器极限性能。据Omdia预计，2024年计算领域将成为Chiplet的主要应用市场，收入占比达到92%。2）Chiplet可提供一种IoT芯片的组装化思路，在架构设计中更合理权衡功能和工艺，定制化组合产品有望解决IoT行业终端

33、应用场景和技术需求碎片化的痛点。全球Chiplet市场增长势头强劲。根据Omdia测算，全球基于Chiplet方案的半导体器件市场规模将从2018年645亿美元攀升至2024年58亿美元，CAGR为4420%。长期看，随着各垂直领域智能化趋势持续渗透，图形处理、安全引擎、人工智能（AI）整合、低功耗物联网控制器等各种异构应用处理器需求提升，2035年全球市场规模将进一步成长至570亿美元，2018-2035年CAGR为3016%。目前支持Chiplet的先进封装方案按物理结构和电气连接方式主要可分为MCM（2D）、25D、3D封装等类型，其中25D/3D是当前先进封装的布局主线。MCM（Mul

34、tiChipModule）是常见的2D集成应用，是将多个裸芯片高密度水平安装在同一多层基板上构成一个完整的部件。3D封装则将各芯片进行堆叠，在芯片制作电晶体（CMOS）结构，直接在芯片上打孔和布线电气连接上下层芯片，封装密度可得到大幅提升，但是技术门槛较高。25D封装则将多个芯片并列排在带有垂直互连通孔（TSV）、高密度金属布线（RDL）、微凸点（Bumps）的中介层上，实现裸片和基板之间的连接，相比2D封装基于硅中介层的封装技术提供更高的I/O密度和更低的传输延迟和功耗，同时优化3D封装芯片内TSV的高温和钻孔难度问题，具备较高性价比优势。Chiplet方案对封装工艺提出更高要求，将持续推动

35、先进封装技术整合。Chiplet与SiP相似，都是进行不同元件间的整合与封装，而Chiplet的各裸芯片之间是彼此独立的，整合层次更高。Chiplet方案需要减少die-to-die互连时延同时保证信号传输质量，要求实现更高的芯片布线密度，进一步催化先进封装向高集成、高I/O密度的路线发展。目前主流集成电路封装按内部结构分为倒装封装（FlipChip）和晶圆级封装（WLCSP），实现封装互连密度提升主要有两种路径，即主流的倒装封装需要进一步优化键合与组装工艺，缩小凸点间距；或者进行多芯片系统级封装时采用晶圆级Fan-in和Fan-out结构设计，实现不同工艺的融合创新。国际IDM、Fab、OS

36、AT巨头持续加强相关研发投资力度与产能布建，推出融合多种先进封装技术的系统级方案。目前全球先进封装Intel、TSMC、Samsung等国际巨头多家公司均创建起独立的Chiplet生态系统，其中Intel和台积电已突破超高布线密度的3D混合键合技术，在Chiplet先进封装市场处于领先地位。1）台积电先进封装布局具有市场前瞻性，推出的3DFabric平台，搭载前端3DSiliconStacking（SoIC）和后端CoWoS系列、InFO等先进封装技术，目前已形成相对成熟的各层级25D/3D封装解决方案，以满足高性能计算、移动运算、汽车电子、消费电子等多样化市场需求。2）Intel于2019年

37、推出的Co-EMIB方案，融合2DEMIB封装和Foveros3D封装技术，利用高密度的互连技术，让芯片在水平和垂直方向上同时获得延展，实现高带宽、低功耗和相当有竞争力的I/O密度。Intel凭借混合键合技术（HybridBonding），芯片接口凸点密度未来有望缩减到10m，凸点数量达到每平方毫米10000个。目前国内在先进制程技术上与国际厂商仍存在明显差距，Chiplet方案为国内芯片制造业提供弯道超车机会。国内芯片厂商可以通过采用Chiplet方案来弥补国内先进制程产业链落后的劣势，一定程度上通过先进封装来提升芯片性能。国内领先封测企业顺应趋势，在支持Chiplet方案的先进封装布局已初

38、显成果。长电科技2023年1月宣布，公司XDFOIChiplet高密度多维异构集成系列工艺已按计划进入稳定量产阶段，基于利用有机重布线堆叠中介层涵盖2D、25D、3DChiplet集成，同步实现国际客户4nm节点多芯片系统集成封装产品出货。通富微电与AMD密切合作，是AMD的重要封测代工厂，在Chiplet、WLP、SiP、Fanout、25D、3D堆叠等方面均有布局和储备，现已具备7nmChiplet先进封装技术大规模生产能力。Chiplet方案的广泛应用将推动对芯片测试需求增长。相比SoC封装，Chiplet架构芯片的制作需要多个裸芯片，单个裸芯片的失效则会导致整个芯片的失效，这要求封测公司进行更多数量的测试以减少失效芯片带来的损失，芯片测试业务有望受益。