电子技术课程设计例文

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1、题目:专业:班级:学号:名:电子技术课程设计报告数字时钟的设计应用电子技术电子091班1指导教师: 设计日期： 2011.12.192011.12.20摘 要 本文针对简易数字钟的设计要求，提出了两种整体设计方案，在比较两个方案的优 缺点后，选择了其中较优的一个方案，进行由上而下层次化的设计，先定义和规定各个模块 的结构，再对模块部进行详细设计。详细设计的时候又根据可采用的芯片，分析各芯片是否 适合本次设计，选择较合适的芯片进行设计，最后将设计好的模块组合调试，并最终在EWB 下仿真通过。关键词数字钟，EWB，74LS160，总线，三态门，子电路一、引言所谓数字钟，是指利用电子电路构成的计时器

2、。相对机械钟而言，数字钟能达到准确计 时，并显示小时、分、秒，同时能对该钟进行调整。在此基础上，还能够实现整点报时，定 时报闹等功能。设计过程采用系统设计的方法，先分析任务，得到系统要求，然后进行总体设计，划分 子系统，然后进行详细设计，决定各个功能子系统中的部电路，最后进行测试。二、任务分析能按时钟功能进行小时、分钟、秒计时，并显示时间及调整时间，能整点报时，定点报 时，使用4个数码管，能切换显示。三、总体设计本阶段的任务是根据任务要求进行模块划分，提出方案，并进行比较分析，最终找到较 优的方案。方案一、采用异步电路，数据选择器将时钟信号输给秒模块，秒模块的进位输给分模块，分模块进位输入给时

3、模块，切换的 时候使用2选1数据选择器进行切换，电路框图如下：该方案的优点是模块部简单，基本不需要额外的电路，但缺点也很明显，该方案结构不 清晰，模块间关系混乱，模块外还需使用较多门电路，不利于功能扩充，且使用了异步电路， 计数在59的时候，高一级马上进位，故本次设计不采用此方案。方案二、采用同步电路，总线结构时钟信号分别加到各个模块，各个模块功能相对独立，框图如下:控制总线该方案用总线结构，主要功能集中在模块部，模块功能较为独立，模块间连线简单，易 于扩展，本次设计采用此方案。综上所述，本次设计采用方案二。秒计数和分计数为60进制，时计数为24进制，为了 简化设计，秒和分计数采用同一单元。控

4、制模块有两部分，一为实现调整切换，二为实现显 示切换。现对本方案中的各个主要功能模块的接口定义如下：1. 60进制模块（电路图中模块名称为60count，下同。）实现同步60进制计数，可调整电源5v时钟信号输入接1Hz的信号源进位输入接秒的进位信号，实现秒功能时，接低电平。进位输出秒模块接分模块，分模块接时模块显示输出接到显示总线，能闪烁闹钟比较信号输出接到闹钟，秒模块悬空整点报时信号输出接到响铃，实现3短1长响铃调整使能端入0有效，有效时，显示信号输出，同时屏蔽进位输入和 进位输出，允许调整信号输入。显示使能端入0有效调整信号输入2. 24 进制模块（24count）实现同步24进制计数，可

5、调整电源，时钟信号同上进位输入接分的进位信号进位输出秒模块接分模块，分模块接时模块显示输出同上闹钟比较信号输出接到闹钟调整使能端，显示使 能端，调整信号输入同上3. 闹钟模块（60clock，24clock）实现可与时钟比较，并输出闹铃信号，可调整电源，时钟信号同上闹钟比较信号输入秒模块接分模块，分模块接时模块显示输出同上闹铃输出接到蜂鸣器调整使能端，显示使 能端，调整信号输入同上4. 控制模块（fun，func）管理总线资源，对各个模块输出控制信号电源5v VCC调整切换信号接各个需要调整的模块调整信号接到各个需要调整的模块显示切换信号接到各个需要共享显示总线的模块控制信号输出接到各个模块，

6、有且只能有1个为0至此，本阶段就结束了。在上面的接口定义中，也可以发现，各个模块的独立性是很 强的，这样的结构使得以后的扩展很容易。四、详细设计在上一阶段进行总体设计完成后，现在就可以分开独立的完成各个功能模块了。本阶段 主要问题在于计数器的设计，计数部分需要24进制和60进制计数器，控制部分需要循环计 数器。由于标准集成计数器没有所需进制，需要编程实现。首先，需要选择使用集成芯片，总体思路是在满足所需功能前提下，能是电路尽可能简 单。有以下方案：1. 采用 74160该芯片管脚及功能表如图所示：74160为异步复位，同步置数，ENP, ENT同时为 一时才可以计时，其中之一为高电平时，则保持

7、。RCO产生进位信号。74160相对于 其他芯片来说，功能较少，使用简单，但是也因功能简单导致在实现数字钟的某些特 定功能时需要加入比较多的附加电路。如74160没有减计数的功能，须寻求其他方法 来解决，设计较复杂。，由于不准备设计减计数，在功能能满足要求的前提下，该芯 片使用简单，适合此次设计。2. 采用 74190芯片管脚图及真值表如图所示：可知，74190上升沿触发，由U/D控制加减计 数，有异步置数段LOAD，没有复位端，RCO输出低电平的进位或借位信号，M 了41E0 (Sync 4bitCounts (clr)De cade Counter truth table:CLFL |1I

8、 IOADI E FTP |1IEUT |1I CLK |1I| A B C D |1I1 QA1_QBQCQDRCO10 111 X111 X |1孟1111 X 111| X X 2|11 000D01 11 01010 1| EOS | X X X X |1 ABCD*11 11 11111 1| POS | X X X X |1Count*11 11 1111X I1 x 1| X X X X |1 QAOQBOQCOQDO+ 11 11 11 X 11 11宝11艺又宝艾1I QAOQBOQCOQDO+ 1-*1 - RCO goes HIGH at count 9 to 0.AX/

9、MIN在为9或0时输出高电平，CTEN高电平时保持。74190的功能相当 强，但也因此使用复杂，不利于电路的简化，且该芯片没有复位端，不利于某些功能 的实现。由于本次设计不使用加减计数，该芯片有较多多余功能，不采用。74190 (Sync BCD up/dcwn Counter)Up/Down Counter truth table:CTEN |1D；U |1CLK |1| LOAD1| A B C D 11 CA QB 1-QC QDMAX/MINRCO10 11s 11X I11 1| X X X X1| A BCD1*2*u I1 1POS 11 1| X X X X|CountD ow

10、n1*Z*0 10 1POS 11 1| X X X X|CountUp1 +1 1M 1X I1 X| X X X X| CaO QbOQcO QdO1 +2 +-1* = during tie UP countgoes HIGH at count 9, during the DCWN countgoes HIGH at count 0.-2* = during tie UP count R3O goes LOW at count 9, during the DOWN Lount RCO goes LOW at count 0.3. 采用 74192管脚图和真值表如图所示：可知，74192上

11、升沿触发，由UP，DOWN两管脚 控制加减计数，有异步置数端LOAR和异步复位端CLR，BO 和CO分别输 出高电平表示加进位和减进位。74192功能可以完成本次设计目标，但如果不设计减 计数的话则有许多多余管脚，使用复杂，基于简单原则，本设计不采用。74192 (Sync BCD upjdown Counter)Up/Jowr Counter truth table:| PAFALL3L | OUTPUTSCLEAR |UPDCWN |1LOAD |1 AHCD |1QAQBcc3COBO111X1X 11X 111 2XX1芯10001101EX 1011 IXX IABcD1101POS

12、1 1111 IAzX IC LintUP士+011POS 1111 -AXX IC LintDuTfijn士+-POS = ti ansiton from low to Hgh-a. 3. c, c = the level ot siead state mpu: at mouts A, H, C, or U respectively-* = during the UP count CO goes low frori co jnt 9 io 0, EO goes low from count 0 to 9 while counting DOWN综上所述，本次设计采用74160作为主要芯片。本次

13、设计还要使用循环计数器，采用74160与74138构成。74138的管脚图和真值表如图：输出信号中只有一条为低电 平，其余为高电平，与 74160组合使用后，可产生满足要求的控制信号。_ 1GL G1 GZ |1|Seig七 | C E A |111| YO 1 YZ Y3 Y4 Y5 Y6 Y711X宜L|X0X|11IRX发|IZXX|111111111111111111111111010I0101010|11I 0I100 11101011011111011111111101111111110111111111011111 110101 10|010|111100 11101 11110

14、 11111 111111111011111111101111111110111111111011111111工 艾 X 1111tpi_i. c n r r eap iidJ_ng 七c sto r ed1氏矣0; a11 thers 1至此，可以根据总体设计中对子模块的定义，对各个模块进行单独设计了。设计过程中可对单个模块进行 调试，调试通过后，打包成模块（子电路），方便以后使用。（详细电路图附在文后）五、组装电路并调试在经过前面几个阶段的设计后，数字钟的各个模块已经设计完毕，根据总体设计时的方 案框图，将各个子电路组合起来，加入1Hz的时钟信号，对电路进行总体测试。经测试，电路可以正常计

15、时，并显示，调整无误。将时间调整到23： 59，闹钟调到00： 01分，进行测试，时钟进位正常，有整点报时，报时为3短1长，闹铃正常，响铃持续1分 钟，中间可按调整键关闭闹铃。六、缺陷及改进1. 只能进行加调整，要进行减调整几乎不可能在现有电路基础上改进，只能重新设计， 这是一开始就没考虑到的。2. 分钟和秒使用同一功能模块，简化了设计，但对秒计时来说，该模块有较多不需要的 功能，在实际生产的时候，应该分开设计。3. 为了方便使用，可以将控制模块输出的控制信号接到LED指示灯上，指明当前所在的 状态。七、心得体会经过长达两个星期的设计与思考，最终在EWB 上完成了数字钟的模拟。其间遇到了许多

16、问题，但最后都一一得到解决。现将心得体会总结如下：1. 设计初期要考虑周到，否则后期改进很困难。应该在初期就多思考几个方案，进行比 较论证，选择最合适的方案动手设计。总体设计在整个设计过程中非常重要，应该花 较多的时间在上面。2. 方案确定后，才开始设计。设计时，多使用已学的方法，如列真值表，化简逻辑表达 式，要整体考虑，不可看一步，做一步。在整体设计都正确后，再寻求简化的方法。3. 在设计某些模块的时候无法把握住整体，这时可以先进行小部分功能的实现，在此基 础上进行改进，虽然可能会多花一些时间，但这比空想要有效的多。4. 尽可能是电路连线有序，模块之间关系清楚，既利于自己修改，也利于与别人交

17、流。 如果电路乱的连自己都看不懂，那还如何改进和扩展。5. 很多难点的突破都来自于与同学的交流，交流使自己获得更多信息，开拓了思路，因 此要重视与别人的交流。6. 应该有较好的理论基础，整个实验都是在理论的指导下完成了，设计过程中使用了许 多理论课上学的容，如真值表、卡拉图等。本次设计把理论应用到了实践中，同时通 过设计，也加深了自己对理论知识的理解和掌握。参考资料1 EWB5.0自带帮助文档2 清华大学教研组编，阎石主编：数字电子技术基础（第四版），高等教育，2004 年附录一使用说明1. 调整时间按L键切换到调整小时，或调整分钟，按J键调整。2. 调整闹钟按L键切换到调整闹钟小时，调整闹钟

18、分钟，按J键调整。闹铃时候，按J键可以关闭闹铃。3. 切换显示按T键切换显示秒，闹钟。数字钟整体框图进位信陪输出整点掴时信号显示输出调整时间脉冲显示输出CLRJVCCCLKRCOAQABQBCQCnCEENFENTNDLOAEX74160CLRVCCCLKRCOAGABQBCDCGDENPENTGNDLWZILJ ,- -11-7tTDiJ/显示使能届411ZL进位信号输入 JL60count进整篇信号闹钟比较信号显示信号时钟信号S20显示便能粼v24c lock闹稔信号16151413i11101调整选择端CLR;VCCCLKRCOAQABGB匚GCBGEENPENTNDLOAPS74160

19、45AIE_LI1CCLRFVCCCLKRCOA泌BQB匚QCDQDENPENTGNDl_WJ 2_3_4_5 6_调整脉冲orjDR K p D L L N N c cAnE 匚 A E G60CLOCK功能选择疏调整噩择端电源GNDGNDCLKRCOAQABQBCQCDQDENPENTGND_OAD/S74160124.5g.161514131211109复位信号输入CLR;VCCCLKRCOAQABSB匚&CLQDENPEMTGNDLOW10E3416151413IEfunc20 k Ohm-VvV-55 Ohm600 Hz12 VBEEPgpIDAVCCBY0CY1G2A;Y2G2B;Y3G1Y4Y7Y5GNDY674138161514131211in2_ 3_ J J _ 7 8调整脉冲满funAVCCBY0CYLG2A;Y2G2B;Y3G1Y4Y7Y5GNDY6161514131211 in_2_7413S