数字逻辑：第六章 基于中规模集成电路的数字系统分析与设计

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1、2.5 基于中规模集成电路的数字系统分析与设计基于中规模集成电路的数字系统分析与设计微电子技术从 20 世纪 70 年代中期开始步入高速发展时期。约20年的时间，它经历小规模集成电路(SSI Small Scale Integration)、中规模集成电路(MSI Medium Scale Integration)、大规模集成电路(LSI Large Scale Integration)、超大规模集成电路(VLSI Very Large Scale Integration)四个时代，以及目前广泛应用的极大规模集成电路(ULSI Ultra Large Scale Integration)。在

2、SSI 时代，所有的数字系统设计都还基于逻辑门和触发器的基础结构模型，其分析和设计方法就要使用前面所介绍的经典方法，正因为这些经典方法的设计复杂性及烦琐设计手段，极大地限制了数字系统的发展和对应用普及面的拓展。2.5.1 中规模集成电路设计方法中规模集成电路设计方法在中规模集成电路的使用环境中，由于数字系统结构都由于数字系统结构都采用了以功能部件为核心的模块设计，而这些模块的内采用了以功能部件为核心的模块设计，而这些模块的内部资源也并非按部资源也并非按 SSI 设计方式采用了最简结构，所以对设计方式采用了最简结构，所以对这种环境中的数字系统分析将是一个非常困难的事情。这种环境中的数字系统分析将

3、是一个非常困难的事情。同时，因非定制器件的局部功能使用对实现完整分析也是一件难事。在实际应用中，必须通过大量工作经验的积累以及对各通过大量工作经验的积累以及对各种芯片使用的局部分析，系统上下互连结构关系和使用种芯片使用的局部分析，系统上下互连结构关系和使用说明说明才能完成一个复杂数字系统的分析，所以本课程只对基于中规模集成电路的设计进行描述。中规模集成电路设计基本思路中规模集成电路设计基本思路MSI 设计技术的思路主要是基于非定制器件技术模式。在这种设计方法中，设计时首先分析设计需求，将设计设计时首先分析设计需求，将设计需求中的各个功能部件分离出来，然后通过器件生产厂需求中的各个功能部件分离出

4、来，然后通过器件生产厂商所提供的所有产品技术手册，选出各个功能部件所需商所提供的所有产品技术手册，选出各个功能部件所需要的一些功能器件，并通过搭积木的方式将它们连接起要的一些功能器件，并通过搭积木的方式将它们连接起来。来。这个过程完全类似于我们的软件编程过程，在软件系统的设计时，首先将需要实现的一个大型软件，按照需求确立一个应用语言平台，然后将各个子模块划分出来，每个模块完成一个独立的功能，最后利用界面或接口参数实现所有子模块的调用和互连。中规模集成电路设计要求中规模集成电路设计要求1)以设计要求逻辑功能为设计背景，合理选用系统所需 要的组件；2)尽可能地最大限度发挥选用组件的内部资源功能，组

5、件间的互连引线满足最少为原则；3)尽量减少组件使用量；4)在一些不能使用中规模集成电路的地方才使用SSI；5)设计中不以局部最小化为最佳设计目标，而以系统整体最小化为设计目标。中规模集成电路设计的前期准备中规模集成电路设计的前期准备要实现一个基于中规模集成电路的数字系统完美设计，设计者必须要对各种非定制器件非定制器件的功能进行了解。设计前对器件生产厂商所提供的产品手册中各种需要的组件进行分析和功能比对，同种功能而不同型号组件进组件进行分析和功能比对，同种功能而不同型号组件进行相互功能和价格比对，所选组件的最高工作频率能否行相互功能和价格比对，所选组件的最高工作频率能否满足、热效应、负载能力等是

6、否也满足设计需求，满足、热效应、负载能力等是否也满足设计需求，所以要完成一个数字系统的最佳设计，设计者必须对各种功能组件的内部基本工作原理有着很深入的了解和掌握。1.二进制加法器二进制加法器二进制并行加法器是一种能够并行产生两个二进制算术和的逻辑部件。如设计一个32位二进制加法器按小规模集成电路的设计方法，必须设计出32个全加器，然后将每个全加器的本位求和结果与向高位进位信号列出，最后再将这些信号进行互连形成32位加法器。全加器全加器31全加器全加器30全加器全加器1半加器半加器S0S1S30S31C0C1C29C30A0 B0A1 B1A30 B30A31 B31在中大规模集成电路的设计方式

7、中，我们只需要通过查在中大规模集成电路的设计方式中，我们只需要通过查阅集成电路生产厂商所提供的器件手册，寻求我们所需阅集成电路生产厂商所提供的器件手册，寻求我们所需要的集成电路，再将它们级联起来就可以了。要的集成电路，再将它们级联起来就可以了。如通过查阅TI公司的74LS283(四位二进制全加器)，得到该全加器的电路封装表示为：Li表示本位和；Ai、Bi表示 被加数和加数；C0表示本器 件接收的低位器件进位，C4 表示本器件向高位的进位。74LS283L2A2B2L1A1B1C0GNDL3A3B3L4A4B4C4VCC构成一个32位加法器时，只要使用这样的 8 个器件并将它们级连起来，结构图为

8、：74LS283L2A2B2L1A1B1C0GNDL3A3B3L4A4B4C4VCCC00C4C0C4C0C4C0C4A4B4A1B1A8B8A5B5A28B28A25B25A32B32A29B29L4 L3 L2 L1L8 L7 L6 L5L28L27L26L25L32L31L30L292.译码器译码器译码器的是对具有特定含义的输入代码进行译码器的是对具有特定含义的输入代码进行“翻译翻译”,并将它们转换成相应的输出信号。并将它们转换成相应的输出信号。译码器的种类很多，常见的有二进制译码器、二 十进制译码器和数字显示译码器。二进制译码器的功能是将 n 个输入变量变换成2n 个输出函数，且每个输

9、出函数对应于 n 个输入变量的一个最小项。因此，二进制译码器一般具有 n 个输入端，2n个输出端和一个（或多个）使能端。在使能端有效时，对应每组输入代码，只有一个输出端为有效电平，其它输出端都是无效电平。译码器常用于对不同设备进行选定。译码器常用于对不同设备进行选定。如一个计算机系统，它需要对 6 个外部设备进行控制和管理，要实现这个要求，我们首先可以对 6 个设备进行ID编码。这个设计需求可用图表示为：CPU外设外设1译码器译码器译码输入译码输入译码输出译码输出译码输出译码输出外设外设2外设外设3外设外设4外设外设5外设外设6对这样的设计，我们可考虑 6 个设备要 6 个ID信号，若输入信号

10、选1，21为 2，不能出现6个不同ID输出，若选2，22为4，也不能出现6个不同ID，而 23为 8，它出现8个不同ID选择，这 8 个ID已覆盖需要的6个，所以可以使用 3 8 译码器。通过查阅 TI 器件手册，实现这种3 8 译码器可选用74LS138，该器件图和真值表为：74LS138A0A1A2S3S2S1Y7GNDY2Y1Y0Y5Y3Y4Y6VCCA2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000010100111001011101111 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1

11、11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1要实现设计需求时，我们将CPU的地址信号作为译码器的译码输入信号，而将译码器与设备ID所对应的输出信号直接与外设的启动信号相连，则实现了设计需求。CPU外设外设1外设外设2外设外设3外设外设4外设外设5外设外设674LS138A0A1A2A3A4A5y0y1y2y3y4y5当当CPU地址低地址低6位是位是20H时，则时，则A5A4A3A2A1A0=100000，译码器，译码器y0输出有效，选中第一个外设；当输出有效，选中第一个外设；当CPU地址低地址低6位是位是21H时，则时，则A5A4A3A2A1A0

12、=100001，译码器，译码器y1输出有效，选中第二个外设；输出有效，选中第二个外设；以此类推，以此类推，CPU地址低地址低6位是位是25H时，时，A5A4A3A2A1A0=100101，译码器译码器y5输出有效，选中第六个外设。输出有效，选中第六个外设。3.编码器编码器编码器的功能与译码器相反，它是对输入信号按一定规它是对输入信号按一定规律进行编排，使每组输出代码具有一个特定的含义。律进行编排，使每组输出代码具有一个特定的含义。编码器在计算机技术中一种常用的功能是实现计算机系统中的设备优先权管理。在这种编码器中，每个输入具每个输入具有不同的优先级别，当多个输入信号有效时，它能识别有不同的优先

13、级别，当多个输入信号有效时，它能识别信号的优先级别，并对其中优先级别最高的一个进行编信号的优先级别，并对其中优先级别最高的一个进行编码，产生相应的输出代码。码，产生相应的输出代码。如要实现对 8 个中断请求进行优先权响应识别，我们可以选用TI公司的74LS148器件。74LS148器件的封装和真值表为：74LS148I4I5I6I7ISQCQBGNDI3OEXOSI0I2I1QAVCCI0I1I2I3I4I5I6I70 0ISQC QB QA0 0 00 0 10 0 10 0 1 10 1 00 0 1 1 10 1 10 0 1 1 1 11 0 00 0 1 1 1 1 11 0 10

14、0 1 1 1 1 1 11 1 00 0 1 1 1 1 1 1 11 1 1器件的I0I7为8个输入端，QA、QB、QC为三个输出端，因此这种器件称为8线 3线优先编码器。IS 为允许编码信号，只有在该信号为0时，编码器才能工作，否则编码器处于禁止状态，即无论输入如何组合，输出都为关闭状态。符号表示任意状态。用 74LS148 设计一个能裁决 8 级并行中断申请的优先级裁决部件。该设计需求是当有该设计需求是当有 8 个中断源，同时向处理器发出中断个中断源，同时向处理器发出中断响应申请，处理器必须能通过裁决器决定当前最紧急事响应申请，处理器必须能通过裁决器决定当前最紧急事件的申请编码，并立即

15、响应该中断申请，而其它低优先件的申请编码，并立即响应该中断申请，而其它低优先权的中断申请，必须等最高优先权的中断服务响应结束权的中断申请，必须等最高优先权的中断服务响应结束后才能进入处理器的服务，后才能进入处理器的服务，设计需求可用图表示为：处理器处理器中断中断174LS148编码输出与处理器的编码输出与处理器的D3、D2、D1相连相连中断中断8中断请求输入中断请求输入ISQAQBQC处理器在得到申请请求时，通过向 74LS148输出一个开启命令（IS位设置为低），就可以从数据线上读入当前74LS148的编码值。74LS148 的编码输出通过处理器数据线进入处理器后，处理器可以根据输出编码立即

16、裁决出当前最高优先级中断的申请，并立即响应该中断申请。处理器处理器中断中断174LS148中断中断8中断请求输入中断请求输入编码输出与处理器的编码输出与处理器的D3、D2、D1相连相连ISQAQBQC4.多路选择器多路选择器多路选择器在计算机技术中主要用于数据传输方面，它的基本功能是完成对多路数据的选择和分配，并在共享基本功能是完成对多路数据的选择和分配，并在共享的传输路径上实现数据的分时传输。的传输路径上实现数据的分时传输。多路选择器是一种多路输入、单路输出组合逻辑电路，多路选择器是一种多路输入、单路输出组合逻辑电路，逻辑功能是从多路输入中选中一路送到输出端。逻辑功能是从多路输入中选中一路送

17、到输出端。由于输入数据有多路，所以部件需要有控制端来控制对输入路数的选择。通常，对于一个具有对于一个具有2n 路输入和一路输出的路输入和一路输出的多路选择器，就有多路选择器，就有 n 个控制变量，控制变量的每种取值个控制变量，控制变量的每种取值组合对应选中一路输入送到输出。组合对应选中一路输入送到输出。以TI公司的8选1多路选择器为例。该器件的型号为74LS152，其封装和真值表为：74LS152D4D3D2D1D0O GNDD7D6D5CA BVCCBC D1 D2 D3 D4 D5 D60 0 0 AO D00 0 1 0 1 0 D2 D0 D7D0 D10 1 1 D3 1 0 0 D

18、4 1 0 1 D5 1 1 0 D6 1 1 1 D7D1D2D3D4D5D6D7器件的控制端用A、B、C三个信号来表示，随着控制信号的取值组合不同，输出 O 将产生对应输入数据路数的输出。多路选择器多路选择器在星型结构的多机系统中，经常面临主处理器需要与多个从处理器进行运行数据过程的交换，在这种情况下，我们就可以用74LS152设计需要分时处理与8个从处理器进行的数据交换通路选择。主主PE从从PE1从从PE2从从PE3从从PE4从从PE5从从PE6从从PE7从从PE074LS152主主PEABC从从PE1从从PE2从从PE3从从PE4从从PE5从从PE6从从PE7从从PE0Out _ si

19、de bus OD0D1D2D3D4D5D6D7D0 D75.多路分配器多路分配器多路分配器又称为数据分配器，在结构上与多路选择器相反，它是单路输入，多路输出的逻辑功能部件。逻辑逻辑功能是从多路输出中选中一路将输入送到被选输出端。功能是从多路输出中选中一路将输入送到被选输出端。由于输出有多路，所以部件需要有控制端来控制对输出路数的选择。通常，对于一个具有对于一个具有2n 路输出的多路分配路输出的多路分配器，就有器，就有 n 个控制变量，控制变量的每种取值组合对应个控制变量，控制变量的每种取值组合对应选中的一路输出。选中的一路输出。由于多路分配器和译码器非常相似，所以多路分配器和译码器是可以相互

20、替代的。比如对于 74LS138，我们只要将S2，S3接地，S1作为数据输入端，就可以实现8路数据分配器的作用。74LS138A0A1A2S3S2S1Y7GNDY2Y1Y0Y5Y3Y4Y6VCCA1A1A0Y7Y6Y5Y4Y3Y2Y1Y00000010100111001011101111 1 1 1 1 1 1 S11 1 1 1 1 1 S1 11 1 1 1 1 S1 1 11 1 1 1 S1 1 1 11 1 1 S1 1 1 1 11 1 S1 1 1 1 1 11 S1 1 1 1 1 1 1S1 1 1 1 1 1 1 1在多机技术中，经常需要对系统中的各个处理器实现任务动态均衡

21、处理，即系统中的各个处理器所承担的任务处理数力求相对一致，这样有利于系统在并发性处理过程中得到任务处理的快速响应。利用74LS138实现8个处理器任务动态分配，该设计结构图表示为：74LS138PE0PE1PE2PE3PE4PE5PE6PE7任务任务分配分配PEY0Y1Y2Y3Y4Y5Y6Y7A B CS1当线程 i 需要进入时，任务分配处理器首先分析当前哪个处理器的任务最少，即负载最轻。然后该处理器将现需要进入的线程分给它，以求达到任务均分，此时图中的 S就就是需要进入的线程数据流，是需要进入的线程数据流，A、B、C 是任务分配处理器是任务分配处理器对可以承担该任务处理器所选控制编码，而对可

22、以承担该任务处理器所选控制编码，而Yi则是各个处则是各个处理器的理器的ID。任务分配任务分配PE74LS138处理器选择信号，即处理器选择信号，即A、B、C任务数据流，即任务数据流，即S1PE0PE1PE6PE7任务数任务数据流据流Y0任务数任务数据流据流Y1任务数任务数据流据流Y6任务数任务数据流据流Y7如选中5号机，此时任务分配处理器只需要将输入A、B、C设置为101，则只有y5输出为低，而这个y5与5号机的数据入口相连，因任务从138 的S1进入，并且任务本身就是一串二进制编码组成，所以当S1为高时，y5输出到5号机就是0，而S1为低时，y5输出到5号机就是1，对5号机而言，只要将得到的

23、数据取否定，就是由任务分配处理器给出的任务处理序列，这就实现了任务的随意分配。所以任务分配处理器只要修正自己的地址数据，就可以通过S1将任务分配给不同的处理器。74LS138PE5y5任务分配任务分配PEA0A1A2D0S1S3S2ABC6.计数器计数器计数器是一种对脉冲信号进行计数的是序功能部件，计数器是一种对脉冲信号进行计数的是序功能部件，它在计算机技术中被广泛的应用。1)计数器按工作方式可分成同步计数器和异步计数器。2)按进位计数制方式可以分成二进制计数器、十进制计 数器、任意进制计数器。3)按功能可分成加法计数器、减法计数器和可逆(双向)计数器。以TI公司的SN54LS590为例。这种

24、器件内部含有一个这种器件内部含有一个 8 位二进制计数器，计数器的输位二进制计数器，计数器的输出送到一个并行输出的出送到一个并行输出的 8 位存储寄存器。位存储寄存器。二进制计数器和存储寄存器有各自的时钟信号。二进制二进制计数器和存储寄存器有各自的时钟信号。二进制计数器有一个直接清除端计数器有一个直接清除端CCLR和计数使能端和计数使能端CCKEN。器件还有一个脉动进位输出RCO供级联使用，只要将第一级的 RCO与第二级的 CCKEN相连，就可以实现计数器计数量程的扩展。器件封装图为：SN54LS590QBQCQDQEQFQGQHGNDRCKGQACCLRCCKENCCKRCOVCC该器件的G

25、提供器件对外的输出使能；RCK 是器件内部8位寄存器的时钟；CCKEN 是器件计数器的计数脉冲输入端；CCK是器件计数器的时钟信号端；CCLR 是器件内部计数器的清除端。SN54LS590QBQCQDQEQFQGQHGNDRCKGQACCLRCCKENCCKRCOVCC当计数器工作在256的计数量程时，我们只需要用一片该器件即可，结构图为：当计数量程大于256时，将要多片并构成级联来实现。比如计数量程为462时，则用两片来实现，结构图为：CCKEN端接入端接入计数脉冲输入计数脉冲输入SN54LS590CPUQAQHSN54LS590SN54LS590CCKEN2RCOCCK2CCK1CCKEN

26、1CK计数脉冲计数脉冲7.寄存器寄存器寄存器是计算机技术中存放数据或运算结果的一种功能寄存器是计算机技术中存放数据或运算结果的一种功能部件。部件。在实际应用中，寄存器通常具备左、右移、串、并输入或输出、预置或清除等功能。以TI公司的74LS373为例，这是一种具有8位数据暂存功能的寄存器，在计算机技术中经常使用这种寄存器作为地址锁存器。由于计算机中器件引脚资源是很宝贵的，为减少系统体积，很多计算机都采用引脚资源复用技术，即地址、数据共享部分引脚，所以在指令的前半周期用来传送地址指令的前半周期用来传送地址信号，后半周期用来传送数据信号，这样就要用锁存器信号，后半周期用来传送数据信号，这样就要用锁

27、存器来锁存地址。来锁存地址。系统结构图为：CPU锁锁存存器器地址信号地址信号A0A7其它设备其它设备数据信数据信号号D0D7锁存器输出地锁存器输出地址信号址信号A0A7前半周期由前半周期由CPU提供地提供地址信号址信号A0A7后半周期由后半周期由CPU提供数提供数据信号据信号A0A7CPU总线总线AD0AD7用74LS373设计一个外设地址锁存器。74LS373的封装为：CPU74LS373A0A7D0D7外外设设Q0Q7外设外设A0A7OE74LS373OC Q1D1D2Q2Q3D3GNDQ8VCCD4Q4OEQ5D5D6Q6Q7D7D88.移位寄存器移位寄存器移位寄存器在计算机技术中利用左

28、移功能和加法操作可以用来实现乘法、利用右移功能和加除数的补码可以实现除法。利用移位寄存器还可以实现数据传输中的并/串转换和实现数据传输中的串/并转换。以TI公司的74LS194为例，这是一种4位双向通用移位寄存器，其封装图为：74LS194CRSR A BC D SL GNDQAVCCS0S1CLKQDQCQBCR信号表示对器件内部寄存器的清除；SR表示实现右移的高位器件对本器件的连接；SL表示实现左移的低位器件对本器件的连接；CLK信号为器件工作时钟信号，在该信号的统一动作下，器件将实现由S1和S0所表示的选择工作模式。S1S0=00，器件保持原态不变；S1S0=01，器件实现右移；S1S0

29、=10，器件实现左移；S1S0=11，器件实现并行置数。QA、QB、QC、QD四个输出实现器件内部寄存器数据并行输出。74LS194CRSR A BC D SL GNDQAVCCS0S1CLKQDQCQB并行置入并行置入当需要实现8位数据的移位功能时，只需要用2片这种器件，通过级联方式就可以实现，其结构图为：74LS194CRSR A BC DSLGNDQAVCCS0S1CLKQDQCQB74LS194CR SRA BC D SL GNDQAVCCS0S1QDQCQBCLR需要右移时，只要将控制位S1，S0设置成01，则该结构将实现 8 位数据的右移，需要左移时，只要将控制位设置10，该电路功

30、能将实现8位数据的左移。9.总线收发器总线收发器总线收发器的作用是实现功能部件之间的数据传输和数据隔离。以TI公司74LS245总线收发器为例，该器件封装图为：由于该器件属于可双向传输数据，所以由DIR端来决定数据传输方向，当该信号为高时，表示数据从A到B。该信号为低时，表示数据从B到A，OE作为使能信号，只有在该信号有效时，该器件才能工作。74LS245DIR A1A2A3A4A5A6GNDOEVCCB6B5B3B2B1A7A8B8B7B4设计一个设计一个CPU与与n个外设进行数据交换的通道。个外设进行数据交换的通道。由于多个外设需要和CPU进行数据交换时，必须通过共享数据总线来实现，这样的好处是系统对外体现了可任意扩充，即系统缩扩过程方便，这就是PC 机的PCI总线技术。系统设计的结构图为：CPU外设外设1外设外设2外设外设n-1外设外设nOut_side bus利用74LS245器件来实现，系统结构图为：CPU译码器译码器Out_side bus D0 D7 外设外设1外设外设2外设外设n-1外设外设n245245245245AAAABBBBOEOEOEOEDIRDIRDIRDIRD0 D7D0 D7D0 D7D0 D7