第五章ISE开发进阶ppt课件

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1、第五章第五章 ISE开发进阶开发进阶vIP Core的运用的运用v用户用户IP Core的生成的生成v用户约束文件用户约束文件UCFv引脚配置引脚配置v时序约束时序约束v面积约束面积约束vISE implement design配置配置v静态时序分析与规划布线后仿真静态时序分析与规划布线后仿真v功耗分析功耗分析vFPGA的配置的配置IP Core的运用的运用vISE提供的提供的IP Corev面向复杂设计的软核面向复杂设计的软核vISE版本的适用性版本的适用性vXilinx FPGA芯片的适用性芯片的适用性v系统系统IP Core的生成的生成v在在ISE的的Project中直接生成中直接生成v

2、ISE-Accessories-Core GeneratorvISE-Accessories-Architecture Wizard IPv参数化设计参数化设计IP Core的运用的运用v方法方法1：定制：定制ISE中一个已有的中一个已有的IP Core小写小写IP Core的运用的运用IP Core的运用的运用v定制定制v同步同步FIFOvCore为例为例IP Core运用阐明运用阐明IP Core的运用的运用v生成生成v点击点击GeneratevISE 的的Module View窗口中出现所生成的窗口中出现所生成的IP CoreIP Core的运用的运用v例化例化v生成生成IP Core后

3、，工程所在文件夹下产生以下文件后，工程所在文件夹下产生以下文件v.xco是是IP Core配置文件配置文件v例化的时候识别例化的时候识别.xcov.edn是网表文件是网表文件v.v和和.vhd是模块的封装源代码是模块的封装源代码IP Core的运用的运用v方法方法2：Core GeneratorIP Core的运用的运用IP Core的运用的运用v配置配置v生成配置生成配置IP Core的运用的运用v配置配置v高级配置高级配置IP Core的运用的运用v方法方法2：Architecture Wizard IPv复杂的复杂的IP Core生成，如生成，如DCMIP Core的运用的运用v例化例化

4、v产生的关键文件产生的关键文件v.ucf是约束文件是约束文件v.xaw是二进制的是二进制的Core文件文件v例化时和例化时和.xco的运用类似的运用类似v.v是模块的封装源代码是模块的封装源代码v.ngc 二进制网表文件根据综合选项不同而生成二进制网表文件根据综合选项不同而生成IP Core的运用的运用vIP Core端口声明端口声明vView HDL Functional ModelIP Core的运用的运用vIP Core的阐明的阐明vIP Core生成后，添加到工程中被以为是黑盒子，生成后，添加到工程中被以为是黑盒子，不会被重新综合；不会被重新综合；vIP Core的可移植性与的可移植性

5、与ISE的版本和芯片类型有关；的版本和芯片类型有关；v部分部分IP Core是付费运用的。是付费运用的。用户用户IP Core的生成的生成v如何将本人的代码封装成一个如何将本人的代码封装成一个IP Core？v可以提供应他人运用，但不想被篡改或者开源可以提供应他人运用，但不想被篡改或者开源v方法：方法：v提供提供verilog wrapper文件文件.v文件，只提供端文件，只提供端口描画和参数；口描画和参数；v提供提供.edn文件或者文件或者.ngc文件等同名的网表文件。文件等同名的网表文件。用户约束文件用户约束文件UCFvUCF是工程实现不可短少的部分是工程实现不可短少的部分vUCF生成方法

6、生成方法1vNew Souce-Implementation Constraints File模块关联模块关联非常重要非常重要用户约束文件用户约束文件UCFvUCF生成方法生成方法2vUser Constraints用户约束文件用户约束文件UCFvUCF主要三个组成部分主要三个组成部分v引脚约束：引脚位置和类型配置；引脚约束：引脚位置和类型配置；v面积约束：模块的规划布线区域配置；面积约束：模块的规划布线区域配置；v时序约束：时钟约束、关键途径约束等。时序约束：时钟约束、关键途径约束等。vUCF语法：类似于一种脚本言语语法：类似于一种脚本言语vNET|INST|PIN“Signal_name

7、Attributev图形工具：图形工具：PACE编辑器，约束编辑器编辑器，约束编辑器v 参见教材参见教材4.4节自行学习节自行学习用户约束文件用户约束文件UCFv引脚约束引脚约束用户约束文件用户约束文件UCFv引脚约束引脚约束v引脚的参数可以进一步配置引脚的参数可以进一步配置用户约束文件用户约束文件UCFv引脚约束引脚约束v配置胜利后，翻开配置胜利后，翻开.ucf文件文件用户约束文件用户约束文件UCFv面积约束面积约束v将将Logic的模块指定到芯片的某个区域编辑的模块指定到芯片的某个区域编辑v普通不需求普通不需求用户约束文件用户约束文件UCFv时钟约束时钟约束v全局约束全局约束必选，主要针对

8、全局时钟必选，主要针对全局时钟v引脚时序约束引脚时序约束pad to pad,clock to padv高级约束高级约束分组约束，高级时序约束分组约束，高级时序约束v特定约束特定约束特定约束较少运用特定约束较少运用v语法规那么较为复杂语法规那么较为复杂用户约束文件用户约束文件UCFv重新查看重新查看.ucf文件文件用户约束文件用户约束文件UCFv关于关于UCF文件的几点阐明文件的几点阐明vUCF语法较为复杂，需求确切知道含义；语法较为复杂，需求确切知道含义；v图形界面的选项可以自动转换为图形界面的选项可以自动转换为UCF语句；语句；v假设要在假设要在FPGA上实现，时钟约束、引脚约束必上实现，

9、时钟约束、引脚约束必填；填；vUCF通常关联顶层模块，综合选项中默许包含；通常关联顶层模块，综合选项中默许包含；vUCF引脚配置要非常小心，严厉遵照引脚配置要非常小心，严厉遵照PCB图和芯图和芯片手册的要求，否那么能够烧毁昂贵的片手册的要求，否那么能够烧毁昂贵的FPGA芯芯片；片；v某些特殊引脚约束或者复杂约束，只能经过某些特殊引脚约束或者复杂约束，只能经过UCF语句来生成；语句来生成；vUCF编写不正确，无法进展综合以后的后续步骤。编写不正确，无法进展综合以后的后续步骤。ISE implement design配置配置vImplement在综合之后执行，需求有在综合之后执行，需求有.ucf文

10、件文件v包括包括Translate、Map、Place&Routev属性卡可以集中修正，也可以分项修正属性卡可以集中修正，也可以分项修正v每个步骤都会生成分析报告每个步骤都会生成分析报告v详细属性配置参考教材详细属性配置参考教材4.3.3节节ISE implement design配置配置vTranslate属性属性v通常运用默许属性通常运用默许属性v生成生成.ngd文件文件v所包含的三个工具所包含的三个工具v较少运用较少运用ISE implement design配置配置vTranslate报告报告ISE implement design配置配置vMap属性属性v通常运用默许属性通常运用默许

11、属性v主要需求调整的属性：主要需求调整的属性：vLUT输入输入v面积与速度面积与速度vIOBv所包含的四个工具所包含的四个工具v较少运用较少运用ISE implement design配置配置vMap报告很长，关注以下几个部分报告很长，关注以下几个部分ISE implement design配置配置vPlace&Route属性属性v主要需求调整的属性：主要需求调整的属性：v布线努力程度布线努力程度v运转开销表运转开销表v部分工具比较重要部分工具比较重要ISE implement design配置配置vPlace&Route报告也很长报告也很长静态时序分析与规划布线后仿真静态时序分析与规划布线后

12、仿真v静态时序分析静态时序分析v当规划布线效果不理想时运用当规划布线效果不理想时运用v产生规划布线静态时序产生规划布线静态时序v运用运用Timing Analyzer进展分析进展分析静态时序分析与规划布线后仿真静态时序分析与规划布线后仿真错误时序会被标红错误时序会被标红静态时序分析与规划布线后仿真静态时序分析与规划布线后仿真三种后仿真三种后仿真生成文件生成文件Generate Post-Translate Simulation Modelxxx_translate.vGenerate Post-Map Simulation Model xxx_map.v，xxx_map.sdfGenerate

13、 Post-Place&Route Simulation Model主要使用布局布线后仿真主要使用布局布线后仿真xxx_timsim.v，xxx_timsim.sdf静态时序分析与规划布线后仿真静态时序分析与规划布线后仿真v规划布线后仿真方法规划布线后仿真方法v新 建 一 个 目 录，将 编 写 的 仿 真 测 试 文 件、新 建 一 个 目 录，将 编 写 的 仿 真 测 试 文 件、xxx_timsim.v、xxx_timsim.sdf、glbl.v文件复文件复制到此目录下；留意：一定不要编写的源代码，制到此目录下；留意：一定不要编写的源代码，glbl.v在在ISE根目录根目录/veril

14、og/src下下v假设运用了宏定义文件假设运用了宏定义文件.v、其他仿真模型文、其他仿真模型文件件.v也添加进来；也添加进来；v翻开翻开ModelSim，新建一个，新建一个Project，添加上述文，添加上述文件；件；v编译一切文件；编译一切文件；vvsim-L XilinxCoreLib_ver-L unisims_ver-L s i m p r i m s _ v e r -t 1 p s +m a x d e l a y s simulate_module glbl 静态时序分析与规划布线后仿真静态时序分析与规划布线后仿真v将将uut例化的源代码顶层添加到波形中例化的源代码顶层添加到波形

15、中静态时序分析与规划布线后仿真静态时序分析与规划布线后仿真v后仿真也可以采用非命令行方法，请自行查阅相后仿真也可以采用非命令行方法，请自行查阅相关资料；关资料；v后仿真时间较长，与功能仿真能够相差几个数量后仿真时间较长，与功能仿真能够相差几个数量级的时间；级的时间；v假设源代码较为庞大，生成后仿真模型的过程也假设源代码较为庞大，生成后仿真模型的过程也会比较耗时。会比较耗时。功耗分析功耗分析vXPower功耗分析功耗分析v在仿真文件中某个在仿真文件中某个initial语句中需求添加语句中需求添加v$dumpfile(design.VCD);v$dumpvars(1,test_v.uut);v运转

16、运转Generate Power Datav运转运转Analyze Power功耗分析功耗分析v分析报告分析报告功耗分析功耗分析vXPower运用后续部分参考教材运用后续部分参考教材4.3.5节节FPGA的配置的配置vFPGA配置方式配置方式v主方式主方式PROM配置最终产品配置最终产品v从方式从方式vJTAG方式方式主机配置调试主机配置调试vJTAGvJoint Test Action Groupv一种国际规范测试协议一种国际规范测试协议vJTAG边境扫描边境扫描vTDI、TDO、TMS、TCKvVCC、GNDFPGA的配置的配置vJTAG下载电缆下载电缆v并口电缆并口电缆vParallel

17、 III电路公开，可自行制造电路公开，可自行制造vParallel IVvUSB电缆电缆v价钱较为昂贵，速度和稳定性远优于并口电缆价钱较为昂贵，速度和稳定性远优于并口电缆vJTAG配置电路配置电路v参见教材参见教材5.3节自行学习节自行学习v菊花链菊花链FPGA的配置的配置v配置文件的生成配置文件的生成vPC调试的配置选项调试的配置选项vCCLK用于主方式用于主方式PROM配置，内部产生配置，内部产生vJTAG CLOCK用于用于JTAG调试调试FPGA的配置的配置v配置文件的生成配置文件的生成v执行执行v生成生成.bit文件文件FPGA的配置的配置v启动启动iMPACTv选择边境扫描选择边境

18、扫描v也可以取消也可以取消v然后点击然后点击v进展自动检测进展自动检测FPGA的配置的配置v下载配置下载配置v右键右键Program，选中生成的，选中生成的.bit文件文件v下载胜利后，提示下载胜利后，提示“SuccessFPGA的配置的配置v采用采用PROM配置配置FPGAv生成的生成的.bit文件需求转换成文件需求转换成.mcs文件文件v下载到下载到PROM中，中，PROM自动配置自动配置FPGAv执行执行FPGA的配置的配置v选择所运用选择所运用PROM芯片芯片FPGA的配置的配置v选择选择.bit文件转换留意：此时要用文件转换留意：此时要用CCLK时钟生时钟生成成.bitFPGA的配置的配置vJTAG菊花链菊花链FPGA的配置的配置v多片多片PROM配置配置FPGA的配置的配置vSystem ACE配置配置v可参考可参考PROM配置配置v教材教材5.3.6节节