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1、高速PCB设计主要教学内容n高速电路设计的相关概念n高速电路信号完整性设计n高速电路布局布线规则高速电路设计的相关概念n高速电路：频率达到或超过4550MHz的电路占整个电子系统比例较大时的电路。50%系统 50MHz20%系统 120MHzn产生传输线效应 传输延时 1/2上升沿n存在信号完整性问题 反射叠加必须使用高速电路设计知识高速电路设计的相关概念n高速PCB设计常见的问题1.反射信号原因：过长的走线；未被匹配的终结传输线，过量电容或电感以及阻抗失配轮廓失真；设计失败；EMI增加；系统失败2.延时和时序错误表现：高低门限变化时保持一段时间信号不跳变；原因：驱动过载；走线过长高速电路设计
2、的相关概念3.多次跨越逻辑电平门限错误表现：在门限附近多次震动原因：过长的走线；未被匹配的终结传输线，过量电容或电感以及阻抗失配4.过冲与下冲原因：走线过长，信号变化太快后果：损坏元器件5.串扰定义：一根信号线有信号通过，PCB板上相邻的信号线上产生感应信号原因：信号线距离太近。异步通信和时钟信号更容易产生串扰高速电路信号完整性n信号完整性（Signal Integrity，SI）：指信号线上的信号质量n影响完整性的因素1.反射n阻抗不匹配 负载阻抗源阻抗 反射正电压n影响阻抗的因素：布线的几何形状、不正确的线端接、电源平面不连续、连接器高速电路信号完整性n振铃信号振铃（ringing）和环绕
3、振荡(rounding):电感和电容引起振铃：欠阻尼环绕振荡：过阻尼一般发生在周期信号适当的端接可以减少，但不能彻底消除n地弹电路中大电路涌动引起n串扰互感和互容引起 在两个信号线与地平面共同作用产生高速电路信号完整性n解决措施1.敏感电路和噪声源隔离敏感电路敏感电路噪声源噪声源一般电路一般电路时钟时钟数据转换电路数据转换电路高速逻辑高速逻辑 数字数字I/O供电电源供电电源低速低速电路电路时钟时钟数据转换电路数据转换电路高速逻辑高速逻辑 数字数字I/O供电电源供电电源低速低速电路电路高速电路信号完整性2.阻抗控制和终端匹配信号接收端串联小电阻3.连续的电源平面和地平面回流路径小电流环路小辐射也
4、小4.避免直角走线5.差分对布线长度相等n两条线必须尽量靠近布线n两条线必须长度完全一致高速电路信号完整性6.电源退耦n电源引脚和地引脚与退耦电容之间的引线要短粗n选择低ESR效应的电容n选择小封装电容，减小封装电感高速电路的布局布线规则nPCB布局的要求1.不同单元电路必须有各自独立的布局空间2.要考虑使板上的信号走线尽量短3.大电流、高频电路、敏感电路尽量靠近电源模块，但相互之间要保持距离4.不相干的信号线上的电感和类似器件不可就近平行放置高速电路的布局布线规则nPCB走线考虑因素1.避免串扰2.回路面积小3.重要线先走4.信号线的阻抗要匹配高速电路的布局布线规则nPCB走线原则n3W（W
5、线宽）解决串扰n走线方向有一个连续平面n回路面积小（信号、电源）n保证地平面的完整性n晶振和高速敏感元件下要有地层n相邻层的走线要尽量十字型n电源平面不能交叉n避免出现分支n时钟和重要信号线，应让地线伴随着走高速电路的布局布线规则n走线禁止直角n线长不能与信号的频率构成谐振n阻抗尽可能保持一致（少走过孔、弯曲、跨层）n时钟、高速信号线尽可能在一层上n时钟、高速信号线禁止穿越密集过孔区和器件引脚间n避免一条直线上有密集连续的过孔n电源平面和地平面尽可能包围连接器的每个插针n禁止跨区域走线n高速差分信号线和类似信号线，走线要遵循等长、对称、就近和共处一层的原则高速电路的布局布线规则n跨分割区的连线应在连接桥或靠近连接点行走n一对多的时钟或驱动信号线，采用菊链式或星形布线，避免粗短的分支n不同电源基准的信号线不要直接跨电源平面走线，应从地平面走线时钟时钟数据转换电路数据转换电路高速逻辑高速逻辑 数字数字I/O供电电源供电电源低速低速电路电路演讲完毕，谢谢观看！
高速PCB设计的相关概念
