数字电子技术基础教学课件第六章时序逻辑电路

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1、第六章第六章 时序逻辑电路时序逻辑电路内容提要内容提要 本章主要介绍时序逻辑电路的工作原理和分析方本章主要介绍时序逻辑电路的工作原理和分析方法及设计方法。首先讲述时序逻辑电路的功能及结构法及设计方法。首先讲述时序逻辑电路的功能及结构特点、分析方法和步骤，然后具体介绍寄存器、计数特点、分析方法和步骤，然后具体介绍寄存器、计数器等各类时序逻辑电路的工作原理和使用方法，最后器等各类时序逻辑电路的工作原理和使用方法，最后介绍时序逻辑电路的设计方法。介绍时序逻辑电路的设计方法。本章重点是计数器的分析和设计本章重点是计数器的分析和设计本章主要内容本章主要内容6.1 概述概述6.2 时序逻辑电路的分析方法时

2、序逻辑电路的分析方法6.3 若干常用的时序逻辑电路若干常用的时序逻辑电路6.4 时序逻辑电路的设计方法时序逻辑电路的设计方法6.5 时序逻辑电路中的竞争冒险现象（自学）时序逻辑电路中的竞争冒险现象（自学）6.1 概述概述一、时序逻辑电路：一、时序逻辑电路：二、时序逻辑电路的构成及结构特点：二、时序逻辑电路的构成及结构特点：在任意时刻的输出信号不仅取决于当时的输入信在任意时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态。号，而且还取决于电路原来的状态。时序时序逻辑电路逻辑电路的构成可的构成可用图用图6.1.1所示框图所示框图表示表示图图6.1.1特点：特点：1.时序逻辑电路包含

3、组合逻辑电路和存储电路两个部时序逻辑电路包含组合逻辑电路和存储电路两个部分；分；图图6.1.16.1 概述概述2.存储电路的输出状态必须反馈到组合电路的输入端，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的输出。与输入信号一起，共同决定组合逻辑电路的输出。可以用三个方程组来描述可以用三个方程组来描述图图6.1.1),(),(),(21211212111QXFYqqqxxxfyqqqxxxfylijli输出方程6.1 概述概述6.1 概述概述图图6.1.1),(),(),(21211212111QXFYqqqxxxgzqqqxxxgzlikli驱动方程6.1

4、 概述概述图图6.1.1),(*),(),(*2121212111QZHQqqqzzzhqqqqzzzhqlillli状态方程例例6.1 串行加法器电路如图串行加法器电路如图6.1.2所示，写出其输出方程、所示，写出其输出方程、驱动方程和状态方程驱动方程和状态方程6.1 概述概述图图6.1.2解：其输出方程为解：其输出方程为QbaCbasiiiiii1驱动方程为驱动方程为)()(1iiiiiiiiiibaQbabaCbaCD状态方程为状态方程为)(*iiiibaQbaDQ三、时序逻辑电路的分类：三、时序逻辑电路的分类：根据触发器动作特点可分为同步时序逻辑电路和根据触发器动作特点可分为同步时序逻

5、辑电路和异步时序逻辑电路。在同步时序逻辑电路中，存储电异步时序逻辑电路。在同步时序逻辑电路中，存储电路中所有触发器的时钟使用统一的路中所有触发器的时钟使用统一的CLK,状态变化发生状态变化发生在同一时刻，即触发器在时钟脉冲的作用下同时翻转在同一时刻，即触发器在时钟脉冲的作用下同时翻转;而在异步时序逻辑电路中，触发器的翻转不是同时的而在异步时序逻辑电路中，触发器的翻转不是同时的没有统一的没有统一的CLK,触发器状态的变化有先有后。触发器状态的变化有先有后。根据输出信号的特点时序逻辑电路可分为根据输出信号的特点时序逻辑电路可分为米利米利（Mealy）型和穆尔（）型和穆尔（Moore）型）型。在米利

6、型时序逻辑。在米利型时序逻辑电路中，输出信号不仅取决于存储电路的状态，而且电路中，输出信号不仅取决于存储电路的状态，而且还取决于输入变量，即还取决于输入变量，即6.1 概述概述有关、与QXQXFY),(在穆尔型时序逻辑电路中，输出信号仅仅取决于在穆尔型时序逻辑电路中，输出信号仅仅取决于存储电路的状态，故穆尔型电路只是米利型电路的特存储电路的状态，故穆尔型电路只是米利型电路的特例而已，可表述为例而已，可表述为仅取决于电路状态)(QFY 6.1 概述概述6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法6.2.1 同步时序逻辑电路的分析方法同步时序逻辑电路的分析方法时序逻辑电路的分析：时序逻辑电

7、路的分析：就是给定时序电路，找出该的就是给定时序电路，找出该的逻辑功能，即找出在输入和逻辑功能，即找出在输入和CLK作用下，电路的次态作用下，电路的次态和输出。由于同步时序逻辑电路是在同一时钟作用下，和输出。由于同步时序逻辑电路是在同一时钟作用下，故分析比较简单些，只要写出电路的驱动方程、输出故分析比较简单些，只要写出电路的驱动方程、输出方程和状态方程，根据状态方程得到电路的状态表或方程和状态方程，根据状态方程得到电路的状态表或状态转换图，就可以得出电路的逻辑功能。状态转换图，就可以得出电路的逻辑功能。步骤：步骤：1.从给定的逻辑电路图中写出每个触发器的驱动方程从给定的逻辑电路图中写出每个触发

8、器的驱动方程（也就是存储电路中每个触发器输入信号的逻辑函数（也就是存储电路中每个触发器输入信号的逻辑函数式）；式）；2.把得到的驱动方程代入相应触发器的特性方程中，把得到的驱动方程代入相应触发器的特性方程中，就可以得到每个触发器的状态方程，由这些状态方程就可以得到每个触发器的状态方程，由这些状态方程得到整个时序逻辑电路的方程组；得到整个时序逻辑电路的方程组；3.根据逻辑图写出电路的输出方程；根据逻辑图写出电路的输出方程；4.写出整个电路的状态转换表、状态转换图和时序图；写出整个电路的状态转换表、状态转换图和时序图；5.由状态转换表或状态转换图得出电路的逻辑功能。由状态转换表或状态转换图得出电路

9、的逻辑功能。6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法例例6.2.1 试分析图试分析图6.2.1所示的时序逻辑电路的逻辑功能，所示的时序逻辑电路的逻辑功能，写出它的驱动方程、状态方程和输出方程，写出电路写出它的驱动方程、状态方程和输出方程，写出电路的状态转换表，画出状态转换图和时序图。的状态转换表，画出状态转换图和时序图。6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法图图6.2.1解：解：(1)驱动方程：驱动方程：23213312121321,)(,1,)(QKQQJQQKQJKQQJ（2)状态方程：状态方程：JK触发器的特性方程触发器的特性方程QKQJQ*将驱动方程代入将驱动

10、方程代入JK触发器的特性方程中，得出电触发器的特性方程中，得出电路的状态方程，即路的状态方程，即6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法 3232132312121321*)(*QQQQQQQQQQQQQQQQ23213312121321,)(,1,)(QKQQJQQKQJKQQJ(3)输出方程：输出方程：32QQY 6.2.2时序逻辑电路的状态转换表、状态转换图、状态时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图机流程图和时序图6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法 从例题可以看出，逻辑电路的三个方程应该说已从例题可以看出，逻辑电路的三个方程应该说已经清

11、楚描述一个电路的逻辑功能，但却不能确定电路经清楚描述一个电路的逻辑功能，但却不能确定电路具体用途，因此需要在时钟信号作用下将电路所有的具体用途，因此需要在时钟信号作用下将电路所有的的状态转换全部列出来，则电路的功能一目了然的状态转换全部列出来，则电路的功能一目了然 描述时序逻辑电路所有状态的方法有状态转换描述时序逻辑电路所有状态的方法有状态转换表（状态转换真值表）、状态转换图、状态机流程图表（状态转换真值表）、状态转换图、状态机流程图和时序图。下面结合上面的例题介绍这几种方法。和时序图。下面结合上面的例题介绍这几种方法。此电路没有输入变量，属于穆尔型的时序逻辑电此电路没有输入变量，属于穆尔型的

12、时序逻辑电路，输出端的状态只决定于电路的初态。路，输出端的状态只决定于电路的初态。一、状态转换表：一、状态转换表：6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法 根据状态方程将所有的输入变量和电路初态的取根据状态方程将所有的输入变量和电路初态的取值，带入电路的状态方程和输出方程，得到电路次态值，带入电路的状态方程和输出方程，得到电路次态（新态（新态)的输出值，列成表即为状态转换表的输出值，列成表即为状态转换表图图6.2.1由状态转换表可知，为七进制加法计数器，由状态转换表可知，为七进制加法计数器，Y为进位为进位脉冲的输出端。脉冲的输出端。3232132312121321*)(*QQQQQ

13、QQQQQQQQQQQ设初态设初态Q3Q2Q1=000，由状态方程可得：，由状态方程可得：6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法二、状态转换图：二、状态转换图：由状态转换表可得状态转换图由状态转换表可得状态转换图如图如图6.2.2所示所示6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法 将状态转换表以图形的方式将状态转换表以图形的方式直观表示出来，即为状态转换图直观表示出来，即为状态转换图图图6.2.2三、时序图：三、时序图：在时钟脉冲在时钟脉冲序列的作用下，序列的作用下，电路的状态、输电路的状态、输出状态随时间变出状态随时间变化的波形叫做时化的波形叫做时序图。由状态转序图。

14、由状态转换表或状态转换换表或状态转换图可得图图可得图6.2.3所所示示6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法图图6.2.3例例6.2.2 分析图分析图6.2.4所示的时序逻辑电路的功能，写出电所示的时序逻辑电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态路的驱动方程、状态方程和输出方程，画出电路的状态转换图。转换图。6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法解：解：（1）驱动方程：驱动方程：21211QQADQD（2）状态方程状态方程212121111QQADQQDQnnD触发器的特性方程为触发器的特性方程为Q*D，得，得6.2.时序逻辑电路的分析方法

15、时序逻辑电路的分析方法21211QQADQD（3)输出方程：输出方程：21212121)()(QQAQQAQQAQQAY (4）状态转换表：）状态转换表：A0时时为为4进制加法计数器进制加法计数器A1时时为为4进制减法计数器进制减法计数器6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法212121111QQADQQDQnn21212121)()(QQAQQAQQAQQAY 可以合成一个状态转换表为：可以合成一个状态转换表为：6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法A0时时A1时时故此电路为有输入控制的逻辑电路，为可控计数器，故此电路为有输入控制的逻辑电路，为可控计数器，A0为加

16、法计数器，为加法计数器，A1为减法计数器。为减法计数器。（5)状态转换图：状态转换图：6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法四、状态机流程图（四、状态机流程图（SM图）（自学）图）（自学）*6.2.3 异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法 由于在异步时序逻辑电路中，触发器的动作不是同由于在异步时序逻辑电路中，触发器的动作不是同时的，故分析时除了写出驱动方程、状态方程和输出方时的，故分析时除了写出驱动方程、状态方程和输出方程等外，还用写出各个触发器的时钟信号，因此异步时程等外，还用写出各个触发器的时钟信号，因此异步时序逻辑电路的分析要比同步时序逻辑电路的分析复杂。序

17、逻辑电路的分析要比同步时序逻辑电路的分析复杂。例例6.2.3 已知异步时序逻辑电路的逻辑图如图已知异步时序逻辑电路的逻辑图如图6.2.6所示，所示，试分析它的逻辑功能，画出电路的状态转换图和时序图。试分析它的逻辑功能，画出电路的状态转换图和时序图。6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法图图6.2.6解：（解：（1）驱动方程：驱动方程：图图6.2.66.2.时序逻辑电路的分析方法时序逻辑电路的分析方法1,11,132132213100KQQJKJKQJKJ（2）JK的特性方程为的特性方程为QKQJQ*可得逻辑电路的状态方程：可得逻辑电路的状态方程：321*32*213*10*0QQ

18、QQQQQQQQQ6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法1,11,132132213100KQQJKJKQJKJ(3)输出方程：输出方程：30QQC 6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法(4)各触发器的时钟信号：各触发器的时钟信号：0312010;QclkQclkQclkclkclk；图图6.2.6clk(5)状态转换表状态转换表此电路为异步十进此电路为异步十进制计数器制计数器6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法321*32*213*10*0QQQQQQQQQQQ0312010;QclkQclkQclkclkclk；30QQC 图图6.2.6clk

19、(6)状态转换图状态转换图注：由状态转换图可知，注：由状态转换图可知，10个状态个状态00001001是在循环是在循环内，而其它的内，而其它的6个状态个状态10101111最终在时钟作用下，最终在时钟作用下，都可以进入此循环，具有这种特点的时序电路，称为都可以进入此循环，具有这种特点的时序电路，称为能够自启动的时序电路。能够自启动的时序电路。6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法（7)时序图：时序图：6.2.时序逻辑电路的分析方法时序逻辑电路的分析方法6.3 若干常用的时序逻辑电路若干常用的时序逻辑电路6.3.1 寄存器和移位寄存器寄存器和移位寄存器 可寄存一组二进制数码的逻辑部

20、件，叫寄存器可寄存一组二进制数码的逻辑部件，叫寄存器，是，是由触发器构成的，只要有置位和复位功能，就可以做由触发器构成的，只要有置位和复位功能，就可以做寄存器，如基本寄存器，如基本SR锁存器、锁存器、D触发器、触发器、JK触发器等等。触发器等等。一个触发器可以存一个触发器可以存1位二进制代码，故位二进制代码，故N位二进制代码位二进制代码需要需要N个触发器。个触发器。根据根据存放数码的方式存放数码的方式不同分为并行和串行两种：并不同分为并行和串行两种：并行方式就是将寄存的数码从各对应的输入端同时输入到行方式就是将寄存的数码从各对应的输入端同时输入到寄存器中；串行方式是将数码从一个输入端逐位输入到

21、寄存器中；串行方式是将数码从一个输入端逐位输入到寄存器中。根据寄存器中。根据取出数码的方式取出数码的方式不同也可分为并行和串不同也可分为并行和串行两种：并行方式就是要取出的数码从对应的各个输出行两种：并行方式就是要取出的数码从对应的各个输出端上同时出现；串行方式是被取出的数码在一个输出端端上同时出现；串行方式是被取出的数码在一个输出端逐位输出；根据逐位输出；根据有无移位功能有无移位功能寄存器也常分为数码寄存寄存器也常分为数码寄存器和移位寄存器。器和移位寄存器。一一、寄存器（数码寄存器）、寄存器（数码寄存器）6.3.1 寄存器和移位寄存器寄存器和移位寄存器 74LS75是由同步是由同步SR触发器

22、触发器构成的构成的D触发器构成的，电路图触发器构成的，电路图如图如图6.3.1所示。由于在所示。由于在CP1期期间，输出会随间，输出会随D的状态而改变的状态而改变图图6.3.1 由于由于D触发器是由同步触发器是由同步SR触发器构成的，故在时钟触发器构成的，故在时钟clk1期间，期间，Q 随随D 改变改变R D为清零端为清零端此寄存器为并行输入此寄存器为并行输入/并行输出并行输出方式。在方式。在CLK时，将时，将D0 D3数据存入，与此前后的数据存入，与此前后的D状态状态无关，而且由异步置零（清零）无关，而且由异步置零（清零）功能。功能。6.3.1 寄存器和移位寄存器寄存器和移位寄存器 74HC

23、175为由为由CMOS边沿边沿触发器构成的触发器构成的4位寄存器，其位寄存器，其逻辑电路如图逻辑电路如图6.3.2所示。所示。图图6.3.2其中：其中：D0 D3为并行数据输入端；为并行数据输入端；CLK为寄存脉冲输入端为寄存脉冲输入端 移位寄存器不仅具有数码存储功能，还具有移位移位寄存器不仅具有数码存储功能，还具有移位的功能，即在移位脉冲的作用下，依次左移或右移。的功能，即在移位脉冲的作用下，依次左移或右移。故移位寄存器除了寄存代码外，还可以实现数据的串故移位寄存器除了寄存代码外，还可以实现数据的串行并行转换、数值运算以及数据处理等。行并行转换、数值运算以及数据处理等。1.由由D触发器构成的

24、触发器构成的4位移位寄存器（右移）：位移位寄存器（右移）：电路如图电路如图6.3.3所示。所示。二二、移位寄存器、移位寄存器6.3.1 寄存器和移位寄存器寄存器和移位寄存器图图6.3.3因为触发器由传输延迟时间因为触发器由传输延迟时间tpd，所以在，所以在CLK到达时，到达时，各触发器按前一级触发器原来的状态翻转。各触发器按前一级触发器原来的状态翻转。图图6.3.36.3.1 寄存器和移位寄存器寄存器和移位寄存器其中其中D1为串行输入端，为串行输入端，D0为串行输出端，为串行输出端，Q3 Q0为为并行输出端，并行输出端，CLK为移位脉冲输入端为移位脉冲输入端其状态表为其状态表为6.3.1 寄存

25、器和移位寄存器寄存器和移位寄存器图图6.3.3其波形图为其波形图为6.3.1 寄存器和移位寄存器寄存器和移位寄存器数据运算并代码转换，串应用：2.由由JK触发器构成的移位寄存器触发器构成的移位寄存器 电路如图电路如图6.3.4所示，其分析原理同上，不同的是所示，其分析原理同上，不同的是JK触发器的寄存是在移位脉冲的下降沿发生的。触发器的寄存是在移位脉冲的下降沿发生的。6.3.1 寄存器和移位寄存器寄存器和移位寄存器3.双向移位寄存器双向移位寄存器74LS194A：(1)逻辑图形符号及功能表：如图逻辑图形符号及功能表：如图6.3.5所示。所示。6.3.1 寄存器和移位寄存器寄存器和移位寄存器其中

26、：其中：DIR数据右移串行输入端数据右移串行输入端DIL数据左移串行输入端数据左移串行输入端D0D3数据并行输入端数据并行输入端Q0Q3数据并行输出端数据并行输出端S1、S0工作状态控制端工作状态控制端6.3.1 寄存器和移位寄存器寄存器和移位寄存器图图6.3.6(2)扩展：由两片扩展：由两片74LS194A构成构成8位双向移位寄存器，位双向移位寄存器，如图如图6.3.6 所示所示6.3.1 寄存器和移位寄存器寄存器和移位寄存器例例6.3.1试分析图试分析图6.3.7所示电路的分频系数为多少。输所示电路的分频系数为多少。输出端为箭头所示。出端为箭头所示。解：分频系数为解：分频系数为26=126

27、.3.1 寄存器和移位寄存器寄存器和移位寄存器6.3.2 计数器计数器 在计算机和数字逻辑系统中，计数器是最基本、最在计算机和数字逻辑系统中，计数器是最基本、最常用的部件之一。它不仅可以记录输入的脉冲个数，常用的部件之一。它不仅可以记录输入的脉冲个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。还可以实现分频、定时、产生节拍脉冲和脉冲序列等。计数器的分类如下：计数器的分类如下：*按计数容量分：二进制计数器、十进制计数器、六按计数容量分：二进制计数器、十进制计数器、六十进制等十进制等*按时钟分按时钟分:同步计数器、异步计数器同步计数器、异步计数器*按计数过程中数字增减分：加法计数器、减法计数

28、器按计数过程中数字增减分：加法计数器、减法计数器和可逆计数器和可逆计数器*按计数器中的数字编码分：二进制计数器、二按计数器中的数字编码分：二进制计数器、二-十进十进制计数器和制计数器和 循环码计数器等循环码计数器等一一、同步计数器、同步计数器1.同步二进制计数器同步二进制计数器（1）加法计数器：）加法计数器：6.3.2 计数器计数器原理：根据二进制加法运算规则可原理：根据二进制加法运算规则可知：在多位二进制数末位加知：在多位二进制数末位加1，若第，若第i 位以下皆为位以下皆为1时，则第时，则第i 位应翻转。位应翻转。由此得出规律，若用由此得出规律，若用T 触发器构成触发器构成计数器，则第计数器

29、，则第i位触发器输入端位触发器输入端Ti 的的逻辑式应为：逻辑式应为：10021TQQQTiii.图图6.3.8为为4位同步二进制计位同步二进制计数器的逻辑电路。每个触数器的逻辑电路。每个触发器都是联成发器都是联成T 触发器。触发器。a.驱动方程驱动方程21031020101QQQTQQTQTT图图6.3.86.3.2 计数器计数器b.状态方程：状态方程：T触发器的特性方程为触发器的特性方程为QTQTQ*则状态方程为则状态方程为321032103210*3210210210*2101010*10*0)()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQc.输出方程：输

30、出方程：21031020101QQQTQQTQTT图图6.3.86.3.2 计数器计数器3210QQQQC d.状态转换表：状态转换表：6.3.2 计数器计数器321032103210*3210210210*2101010*10*0)()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQ3210QQQQC e.状态转换图：状态转换图：6.3.2 计数器计数器f.时序图：时序图：6.3.2 计数器计数器g.逻辑功能逻辑功能:(1)由于每输入由于每输入16个个CLK 脉冲触发器的状态一循环，并脉冲触发器的状态一循环，并在输出端在输出端C产生一进位信号，故为产生一进位信号，故

31、为16进制计数器。若进制计数器。若二进制数码的位数为二进制数码的位数为n，而计数器的循环周期为，而计数器的循环周期为2n，这样计数器又叫二进制计数器。将计数器中能计到的这样计数器又叫二进制计数器。将计数器中能计到的最大数称为最大数称为计数器的容量，为计数器的容量，为2n1.(2)计数器有分频功能，也把它叫做分频器。若计数器有分频功能，也把它叫做分频器。若CLK脉脉冲的频率为冲的频率为 f0,则由则由16进制计数器的时序图可知，输出进制计数器的时序图可知，输出端端Q0、Q1、Q2、Q3的频率为的频率为f0/2、f0/4、f 0/8、f0/16.6.3.2 计数器计数器*中规模集成的中规模集成的4

32、位同步二进制计数器位同步二进制计数器74161(74LS161):其逻辑图形符号及功能表如图其逻辑图形符号及功能表如图6.3.9所示。所示。6.3.2 计数器计数器注：注：74161和和74LS161只是内部电路结构有些区别。只是内部电路结构有些区别。74LS163也是也是4位二进制加法计数器，但清零方式是同位二进制加法计数器，但清零方式是同步清零步清零(2)减法计数器：减法计数器：6.3.2 计数器计数器原理：根据二进制减法运算规则原理：根据二进制减法运算规则可知：在多位二进制数末位减可知：在多位二进制数末位减1，若第若第i 位以下皆为位以下皆为0时，则第时，则第i 位应位应翻转。翻转。由此

33、得出规律，若用由此得出规律，若用T 触发器构触发器构成计数器，则第成计数器，则第i 位触发器输入端位触发器输入端Ti 的逻辑式应为：的逻辑式应为：10021TQQQTiii.电路和状态表如图电路和状态表如图6.3.10所示每所示每个触发器都是联成个触发器都是联成T 触发器触发器。6.3.2 计数器计数器图图6.3.10(3)可逆计数器可逆计数器74LS191加加/减脉冲用同一输入端，由加减脉冲用同一输入端，由加/减控制线的高低电平决减控制线的高低电平决定加定加/减计数。减计数。74LS191就是单时钟方式的可逆计数器，就是单时钟方式的可逆计数器，其图形符号和功能表如图其图形符号和功能表如图6.

34、3.11所示。所示。6.3.2 计数器计数器a.单时钟方式单时钟方式其中：其中：LD 异步置数端；异步置数端；S 计数控制端计数控制端 U /D加减计数控制端；加减计数控制端；C/B进位进位/借位输出端借位输出端 D0 D3预置数输入端；预置数输入端；Q0 Q3计数输出端计数输出端6.3.2 计数器计数器注：注：6.3.2 计数器计数器CLKI计数脉冲输入端，上升沿动作计数脉冲输入端，上升沿动作;，CLKO串行串行时钟输出端，它等于（时钟输出端，它等于（CLK ISC/B)，即允许计数，即允许计数，且且当当C/B=1时，在下一个时，在下一个CLKI上升沿到达前上升沿到达前CLKO端有端有一个负

35、脉冲输出。一个负脉冲输出。74LS193为双时钟加为双时钟加/减计数器，一个时钟用作加法计减计数器，一个时钟用作加法计数脉冲，一个时钟用作减法计数脉冲，其图形符号和数脉冲，一个时钟用作减法计数脉冲，其图形符号和功能表如图功能表如图6.3.12所示。所示。b.双时钟方式双时钟方式6.3.2 计数器计数器基本原理：在四位二基本原理：在四位二进制计数器基础上修进制计数器基础上修改，当计到改，当计到1001时，时，则下一个则下一个CLK电路状态电路状态回到回到0000。6.3.2 计数器计数器2.同步十进制计数器：同步十进制计数器：加法计数器加法计数器3001QQQT030120123QQQQQQQQ

36、Ta.驱动方程：驱动方程：30210310230101QQQQQTQQTQQTT6.3.2 计数器计数器其电路如图其电路如图6.3.13所示。所示。图图6.3.13b.状态方程和转换图为：状态方程和转换图为：330210330210*3210210*2130130*10*0)()()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQ6.3.2 计数器计数器有效循环有效循环计数器能自计数器能自启动启动*中规模集成同步十进制计数器中规模集成同步十进制计数器74160(74LS160):74160(74LS160)逻辑符号和功能表如图逻辑符号和功能表如图6.3.14所示。所示。注：注：

37、74LS160为十进制计数器，故进位脉冲是在为十进制计数器，故进位脉冲是在1001时出现的，而时出现的，而161为十六进制，进位脉冲是在为十六进制，进位脉冲是在1111时出时出现的。现的。6.3.2 计数器计数器减法计数器减法计数器基本原理：对二进基本原理：对二进制减法计数器进行制减法计数器进行修改，在修改，在0000时减时减“1”后跳变为后跳变为1001，然后按二进制减法然后按二进制减法计数就行了。计数就行了。6.3.2 计数器计数器)(123001QQQQQT)(32101012QQQQQQQT驱动方程：驱动方程：其逻辑电路如图其逻辑电路如图6.3.15所示所示01233210121230

38、10)()(1QQQTQQQQQTQQQQTT6.3.2 计数器计数器图图6.3.15状态转化图为：状态转化图为：6.3.2 计数器计数器能自启动能自启动十进制可逆计数器十进制可逆计数器74LS190：其逻辑图形符号及功能表如图其逻辑图形符号及功能表如图6.3.16所示。所示。注：注：74LS190为单时钟十进制可逆计数器，除了为单时钟十进制可逆计数器，除了74LS190外，还有外，还有74LS168、CC4510，还有双时钟类，还有双时钟类型的型的74LS192、CC40192等。等。6.3.2 计数器计数器二二、异步计数器、异步计数器1.异步二进制加法计数器异步二进制加法计数器6.3.2

39、计数器计数器原则：每原则：每1位从位从“1”变变“0”时，向时，向高位发出进位，使高位翻转高位发出进位，使高位翻转构成方法：触发器接成计数器形构成方法：触发器接成计数器形式，时钟式，时钟CLK加在最低位，高位加在最低位，高位脉冲接在低位的脉冲接在低位的Q 端或端或Q 端。在端。在末位末位+1时，从低位到高位逐位进时，从低位到高位逐位进位方式工作。位方式工作。图图6.3.17是是由由JK触发器触发器构成的异步构成的异步3位二进制位二进制加法计数器加法计数器的逻辑电路。的逻辑电路。波形如图所波形如图所示示6.3.2 计数器计数器图图6.3.17异步二进制减法计数器异步二进制减法计数器6.3.2 计

40、数器计数器构成方法：触发器接成计数器构成方法：触发器接成计数器形式，时钟形式，时钟CLK加在最低位，加在最低位，高位脉冲接在低位的高位脉冲接在低位的Q 端或端或Q 端。在末位端。在末位-1时，从低位到高时，从低位到高位逐位借位方式工作。位逐位借位方式工作。原则：每原则：每1位从位从“0”变变“1”时，时，向高位发出进位，使高位翻向高位发出进位，使高位翻转转图图6.3.18是由是由JK触发器构成的触发器构成的异步异步3位二进制位二进制加法计数器的加法计数器的逻辑电路。波逻辑电路。波形如图所示形如图所示6.3.2 计数器计数器图图6.3.182.异步十进制计数器异步十进制计数器6.3.2 计数器计

41、数器原理：在原理：在4位二进制异步位二进制异步加法计数器上修改而成，加法计数器上修改而成，要跳过要跳过1010 1111这六个这六个状态状态1 2 3 4 5 6 7 8 9 10J=0J=1J=0J=1J=0由由JK触发器构成的异步十进制计数器触发器构成的异步十进制计数器,其逻辑电路如图其逻辑电路如图6.3.19所示，其状态表及时序图与同步十进制计数器相所示，其状态表及时序图与同步十进制计数器相同。同。图图6.3.196.3.2 计数器计数器111131232213100KQQJKJKQJKJ*二五十进制异步计数器二五十进制异步计数器74LS290:其逻辑符号及功能表如图其逻辑符号及功能表如

42、图6.3.20所示所示6.3.2 计数器计数器图图6.3.20其逻辑符号及功能表如图其逻辑符号及功能表如图6.3.21所示所示6.3.2 计数器计数器三、任意进制计数器的构成方法三、任意进制计数器的构成方法 若已有若已有N进制计数器（如进制计数器（如74LS161)，现在要实现，现在要实现M进制计数器进制计数器6.3.2 计数器计数器NMNM1.MN的情况的情况 这种情况下，必须用多片这种情况下，必须用多片N进制计数器组合起来，进制计数器组合起来，才能构成才能构成M进制计数器。连接方式有串行进位方式、进制计数器。连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式。并行进位方式、整

43、体置零方式和整体置数方式。(1)串行进位方式和并行进位方式：串行进位方式和并行进位方式：串行进位方式：串行进位方式：在串行进位方式中，以在串行进位方式中，以低位片的进位信号作为高位低位片的进位信号作为高位片的时钟输入信号。片的时钟输入信号。6.3.2 计数器计数器例如采用串行进位方式，利用例如采用串行进位方式，利用74LS160实现实现100进制进制计数器，其电路如图计数器，其电路如图6.3.29所示。所示。6.3.2 计数器计数器图图6.3.29并行进位方式：并行进位方式：在并行进位方式中，以低位片的进位输出信号作在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态控制信号，两片的计

44、数脉冲接在为高位片的工作状态控制信号，两片的计数脉冲接在同一计数输入脉冲信号上。同一计数输入脉冲信号上。例如采用并行进位方式，利用例如采用并行进位方式，利用74LS160实现实现100进制计进制计数器，其电路如图数器，其电路如图6.3.30所示。所示。6.3.2 计数器计数器图图6.3.30a.若要实现的若要实现的M进制可分解成两个小于进制可分解成两个小于N的因数相乘，的因数相乘，即即MN1N2,则先将则先将N进制计数器接成进制计数器接成N1进制计数器进制计数器和和N2进制计数器，再采用串行进位或并行进位方式将进制计数器，再采用串行进位或并行进位方式将两个计数器连接起来，构成两个计数器连接起来

45、，构成M进制计数器。进制计数器。例例6.3.6 试利用串行进位方式由试利用串行进位方式由74LS160构成构成24进制加进制加法计数器法计数器6.3.2 计数器计数器解：解：24可分解成可分解成46（或者（或者38、212)，则先将两片，则先将两片74LS160构成构成4进制和进制和6进制计数器，再连接，其实现电进制计数器，再连接，其实现电路如图路如图6.3.31所示。所示。例例6.3.7 试利用并行进位方式由试利用并行进位方式由74LS161构成构成32进制加进制加法计数器。法计数器。解：可将解：可将32分成分成162(或或84)，则电路如图，则电路如图6.3.32所示。所示。6.3.2 计

46、数器计数器b.若要实现的若要实现的M进制（如进制（如31进制）不可分解成两个小于进制）不可分解成两个小于N的因数相乘，则要采用整体置零法或整体置数法构成的因数相乘，则要采用整体置零法或整体置数法构成6.3.2 计数器计数器（2)整体置零方式和整体置数方式整体置零方式和整体置数方式 首先将两片首先将两片N进制计数器按串行进位方式或并行进进制计数器按串行进位方式或并行进位方式联成位方式联成NN M 进制计数器，再按照进制计数器，再按照NM的置的置零法和置数法构成零法和置数法构成M进制计数器。此方法适合任何进制计数器。此方法适合任何M进制（可分解和不可分解）计数器的构成。进制（可分解和不可分解）计数

47、器的构成。例例6.3.8 利用利用74LS160接成接成29进制计数器。进制计数器。解：采用整体置零法的实现电路如图解：采用整体置零法的实现电路如图6.3.33(a)所示，采所示，采用整体置数法的实现电路如图用整体置数法的实现电路如图6.3.33(b)所示所示6.3.2 计数器计数器(a)异步整体置零异步整体置零(b)同步整体置数同步整体置数图图6.3.33例例5.3.7 试利用置零法和置数法由两片试利用置零法和置数法由两片74LS161构成构成53进制加法计数器。进制加法计数器。解：若由解：若由74LS161构成构成53进制计数器，其构成的进制计数器，其构成的256进进制实际为二进制计数器制

48、实际为二进制计数器(28),故先要将故先要将53化成二进制数化成二进制数码，再根据整体置数法或整体置零法实现码，再根据整体置数法或整体置零法实现53进制。进制。6.3.2 计数器计数器（53)D（110101)B利用整体置数法由利用整体置数法由74LS161构成构成53进制加法计数器如进制加法计数器如图图6.3.34所示。所示。6.3.2 计数器计数器例例6.3.8 试用一片试用一片74LS290分别接成分别接成8421异步十进制计数异步十进制计数器、器、5421异步十进制计数器和异步六进制计数器。异步十进制计数器和异步六进制计数器。6.3.2 计数器计数器解：解：(1)8421异步十进制计数

49、器：将异步十进制计数器：将CLK1和和Qo相接，相接，计数脉冲由计数脉冲由CLKo输入，从由输入，从由Q3Q2Q1Q0输出，即为输出，即为8421异步十进制计数器。异步十进制计数器。图图6.3.35就是其连接电路及状态表。就是其连接电路及状态表。6.3.2 计数器计数器(2)5421码异步十进制计数器：码异步十进制计数器：将将Q3与与CLK0相接，计数脉冲由相接，计数脉冲由CLK1输入，从输入，从Q0Q3Q2Q1输出则为输出则为5421码十进制计数器，码十进制计数器，6.3.2 计数器计数器其实现电路与状态表如图其实现电路与状态表如图6.3.36所示。所示。6.3.2 计数器计数器(3)异步异

50、步6进制计数器：进制计数器：先将先将74LS290构成构成8421异步十进制计数器，再利用异步十进制计数器，再利用置零端和置九端构成异步六进制计数器。其实现电路置零端和置九端构成异步六进制计数器。其实现电路如图如图6.3.37所示。所示。6.3.2 计数器计数器四四、移位寄存器型计数器、移位寄存器型计数器1.环形计数器环形计数器 电路如图电路如图6.3.38所示，将移位寄存器首尾相接，则所示，将移位寄存器首尾相接，则在时钟脉冲信号作用下，数据将循环右移。在时钟脉冲信号作用下，数据将循环右移。6.3.2 计数器计数器图图6.3.38设初态为设初态为1000,则其状态转换图为则其状态转换图为6.3

51、.2 计数器计数器注：此电路有几种无效循环，而且一旦脱注：此电路有几种无效循环，而且一旦脱离有效循环，则不会自动进入到有效循环离有效循环，则不会自动进入到有效循环中，故此环形计数器不能自启动，必须中，故此环形计数器不能自启动，必须 将电路置到有效循环的某个状态中。将电路置到有效循环的某个状态中。6.3.2 计数器计数器图图5.3.39为能自启动的环形计数器的电路为能自启动的环形计数器的电路,与图与图6.3.38所所示电路相比，加了一个反馈逻辑电路。示电路相比，加了一个反馈逻辑电路。231312120111210010QDQQDQQDQQQQDQnnnn其状态方程为其状态方程为则可画出它的状态转

52、换图为则可画出它的状态转换图为6.3.2 计数器计数器231312120111210010QDQQDQQDQQQQDQnnnn有效有效循环循环1.环形计数器结构简单，不需另加译码电路；环形计数器结构简单，不需另加译码电路；2.环形计数器的缺点是没有充分利用电路的环形计数器的缺点是没有充分利用电路的状态。状态。n位移位寄存器组成的环形计数器只位移位寄存器组成的环形计数器只用了用了n个状态，而电路共有个状态，而电路共有2n个状态。个状态。2.扭环形计数器扭环形计数器 移位寄存器型计数器的结构可表示为图移位寄存器型计数器的结构可表示为图6.3.40所示所示的框图形式。的框图形式。其反馈电路的表达式为

53、其反馈电路的表达式为),.,(1100nQQQFD6.3.2 计数器计数器环形计数器是反馈函数中最简单的一种，其环形计数器是反馈函数中最简单的一种，其D0=Qn1图图6.3.41为环扭形计数器（也叫约翰逊计数器），其为环扭形计数器（也叫约翰逊计数器），其D0=Q 36.3.2 计数器计数器图图6.3.41其状态转换图其状态转换图为为此电路不能自启此电路不能自启动！动！为了实现自启动，则将电路修改成图为了实现自启动，则将电路修改成图6.3.42所示电路。所示电路。)(3210 QQQD其中6.3.2 计数器计数器其状态其状态转换表转换表为为6.3.2 计数器计数器a.n位移位寄存器构成的扭环型计

54、数器的有效循环状态位移位寄存器构成的扭环型计数器的有效循环状态为为2n个，比环形计数器提高了一倍个，比环形计数器提高了一倍;b.在有效循环状态在有效循环状态中，每次转换状态只有一个触发器改变状态，这样在中，每次转换状态只有一个触发器改变状态，这样在将电路状态译码时不会出现竞争冒险现象将电路状态译码时不会出现竞争冒险现象;c.虽然扭虽然扭环型计数器的电路状态的利用率有所提高，但仍有环型计数器的电路状态的利用率有所提高，但仍有2n2n 个状态没有利用。个状态没有利用。扭环型计数器的特点扭环型计数器的特点6.3.3*顺序脉冲发生器顺序脉冲发生器 在一些数字系统中，有时需要系统按照事先规定在一些数字系

55、统中，有时需要系统按照事先规定的顺序进行一系列的操作，这就要求系统的控制部分的顺序进行一系列的操作，这就要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号，能能给出一组在时间上有一定先后顺序的脉冲信号，能产生这种信号的电路就是顺序脉冲发生器。产生这种信号的电路就是顺序脉冲发生器。1.由移位寄存器构成：由移位寄存器构成：可以由移位寄存器构成环形计数器，它就是一个可以由移位寄存器构成环形计数器，它就是一个顺序脉冲发生器。顺序脉冲发生器。电路和波形如图电路和波形如图6.3.43所示所示注：此电路的特点是结构简单，不需译码电路，缺点注：此电路的特点是结构简单，不需译码电路，缺点是所用触发器的

56、数目比较多，而且需采用自启动反馈是所用触发器的数目比较多，而且需采用自启动反馈逻辑电路。逻辑电路。6.3.3*顺序脉冲发生器顺序脉冲发生器(计数器的应用）计数器的应用）2.由计数器和译码器构成的顺序脉冲发生器由计数器和译码器构成的顺序脉冲发生器 图图6.3.44为由为由74LS161构成的构成的8进制计数器和进制计数器和38译码器构成的顺序节拍脉冲发生器译码器构成的顺序节拍脉冲发生器6.3.3*顺序脉冲发生器顺序脉冲发生器(计数器的应用）计数器的应用）图图6.3.44输出波形如图所示输出波形如图所示6.3.4*序列信号发生器序列信号发生器(计数器的应用）计数器的应用）在数字信号的传输和数字系统

57、的测试中，有时需在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，这样的信号称为序要用到一组特定的串行数字信号，这样的信号称为序列信号，产生序列信号的电路称为序列信号发生器。列信号，产生序列信号的电路称为序列信号发生器。构成序列信号发生器的方法很多，现介绍两种构成序列信号发生器的方法很多，现介绍两种1.由计数器和数据选择器构成由计数器和数据选择器构成 此电路比较简单和直观，若产生一个此电路比较简单和直观，若产生一个8位序列信号位序列信号为为00010111(时间顺序为自左向右），则可用一个时间顺序为自左向右），则可用一个8进进制的计数器和一个制的计数器和一个8选选1数据选

58、择器来实现，数据选择器来实现，图图6.3.45其电路及状态转换表如图其电路及状态转换表如图6.3.45所示。所示。6.3.4*序列信号发生器序列信号发生器(计数器的应用）计数器的应用）例例6.3.9 给定给定3线线8线译码器线译码器74LS138和和4位二进制同步加位二进制同步加法计数器法计数器74LS161以及与非门，要求组成以及与非门，要求组成12节拍顺序脉节拍顺序脉冲发生器。冲发生器。解：将解：将4位十六进位十六进制加法计数器制加法计数器74LS161构成构成12进进制计数器，将制计数器，将74LS138构成构成4线线16线译码器，线译码器，再连线即可构成再连线即可构成12节拍顺序脉冲节

59、拍顺序脉冲发生器。其电路发生器。其电路如图如图6.3.46所示。所示。6.3.4*序列信号发生器序列信号发生器(计数器的应用）计数器的应用）例例6.3.10 试分析图试分析图6.3.47所示电路的逻辑功能，要求写出所示电路的逻辑功能，要求写出电路的输出序列信号，说明电路中电路的输出序列信号，说明电路中JK触发器的作用。触发器的作用。6.3.4*序列信号发生器序列信号发生器(计数器的应用）计数器的应用）解：本例题是一序列信号，发生器，解：本例题是一序列信号，发生器，74LS161构成构成8进进制计数器制计数器74LS151构成序列信号输出网络，构成序列信号输出网络，JK触发器起触发器起输出缓冲作

60、用，防止输出出现冒险现象。其输出状态表输出缓冲作用，防止输出出现冒险现象。其输出状态表如下如下6.3.4*序列信号发生器序列信号发生器(计数器的应用）计数器的应用）6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法步骤：步骤：一一、逻辑抽象，得出电路的状态转换图或状态转换表、逻辑抽象，得出电路的状态转换图或状态转换表1.分析给定的逻辑问题，确定输入变量、输出变量以分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常取原因（或条件）作为输入逻及电路的状态数。通常取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量；辑变量，取结果作输出逻辑变量；2.定义输入、输出逻辑状

61、态和每个电路状态的含义，定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号；并将电路状态顺序编号；3.3.按照题意列出电路的状态转换表或画出电路的状态按照题意列出电路的状态转换表或画出电路的状态转换图。转换图。6.4 时序逻辑电路的设计方法时序逻辑电路的设计方法二、二、状态化简状态化简 若两个电路状态在相同的输入下有相同的输出，若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等并且转换到同样的一个状态去，则称这两个状态为等价状态价状态。等价状态可以合并，这样设计的电路状态数。等价状态可以合并，这样设计的电路状态数少，电路越简。少，电路越简。6

62、.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法三、三、状态分配状态分配状态分配也叫状态编码状态分配也叫状态编码a.确定触发器的数目确定触发器的数目n；b.确定电路的状态数确定电路的状态数M，应满足，应满足2n1M2n;c.进行状态编码，即将电路的状态和触发器状态组合对进行状态编码，即将电路的状态和触发器状态组合对应起来。应起来。a.选定触发器的类型；选定触发器的类型；b.由状态转换图（或状态转换表）和选定的状态编码、由状态转换图（或状态转换表）和选定的状态编码、触发器的类型，写出电路的状态方程、驱动方程和输触发器的类型，写出电路的状态方程、驱动方程和输出方程。出方程。五五、根据

63、得到的方程式画出逻辑图、根据得到的方程式画出逻辑图六、六、检查设计的电路能否自启动检查设计的电路能否自启动若电路不能自启动，则应采取下面措施：若电路不能自启动，则应采取下面措施：a.通过预置数将电路状态置成有效循环状态中；通过预置数将电路状态置成有效循环状态中；b.通过修改逻辑设计加以解决。通过修改逻辑设计加以解决。四四、选定触发器的类型，求出电路的状态方程、驱动、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程方程和输出方程6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法同步时序逻辑电路设计过程框图如图同步时序逻辑电路设计过程框图如图6.4.1所示。所示。6.4.1

64、同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法例例6.4.1 试设计一个带有进位输出端的十三进制计数器。试设计一个带有进位输出端的十三进制计数器。解：解：确定输入输出变量：确定输入输出变量：由于电路没有输入变量，由于电路没有输入变量，故属于穆尔型同步时序电路。设进位输出信号为故属于穆尔型同步时序电路。设进位输出信号为C，有，有进位输出为进位输出为C1，无进位输出时，无进位输出时C0。给出状态转换图：给出状态转换图：根据题意，根据题意，M13，其状态转换图如图其状态转换图如图6.4.2所示。所示。6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法给出状态表：给出状态表：由于由

65、于M13,故应取故应取n=4，取其中的取其中的13个状态，个状态，不能再简化。按十进不能再简化。按十进制数取制数取00001100十十三个状态，其状态表三个状态，其状态表为为6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法写出输出端的状态方程：写出输出端的状态方程：6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法根据状态表得出其各输出次态的卡诺图如下根据状态表得出其各输出次态的卡诺图如下各输出端的卡诺图及状态方程如下各输出端的卡诺图及状态方程如下6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法01232*3QQQQQQ6.4.1 同步时序逻辑电路

66、的设计方法同步时序逻辑电路的设计方法)(0132012*2QQQQQQQQ0101*1QQQQQ6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法0203*0QQQQQ23QQC 6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法则可写出电路的状态方程和输出方程为则可写出电路的状态方程和输出方程为230203*00101*1012023123*201223*3QQCQQQQQQQQQQQQQQQQQQQQQQQQQQ若选用若选用JK触发器，则由于其特性方程为触发器，则由于其特性方程为QKQJQ*6.4.1 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法0123*300230203*010100101*13013210012023123*23230123301223*31)()()(QQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQQ中删去了约束项注：在 故应把上述状态方程化为故应把上述状态方程化为JK触发器特性方程的标准形触发器特性方