现代CMOS工艺基本流程课件(PPT 79页)

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1、CMOSCMOS工艺工艺1 CMOS，全称，全称Complementary Metal Oxide Semiconductor，即互补金属氧化物半导体，是一种，即互补金属氧化物半导体，是一种大规模应用于集成电路芯片制造的原料。采用大规模应用于集成电路芯片制造的原料。采用CMOS技术可以将成对的金属氧化物半导体场效应晶体管技术可以将成对的金属氧化物半导体场效应晶体管MOSFET集成在一块硅片上。集成在一块硅片上。2Silicon Substrate P+2um725umSilicon Epi Layer P选择衬底选择衬底-根底根底 晶圆的选择 掺杂类型N或P 电阻率掺杂浓度 晶向 高掺杂(P+

2、)的Si晶圆 低掺杂(P)的Si外延层3Silicon Substrate P+Silicon Epi Layer P Pad Oxide热氧化 热氧化 形成一个SiO2薄层，厚度约20nm 高温，H2O或O2气氛 缓解后续步骤形成的Si3N4对Si衬底造成的应力4Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideSi3N4淀积 Si3N4淀积 厚度约250nm 化学气相淀积(CVD)作为后续CMP的停止层5Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresi

3、st光刻胶成形 光刻胶成形 厚度约0.51.0um 光刻胶涂敷、曝光和显影 用于隔离浅槽的定义6Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresistSi3N4和SiO2刻蚀 Si3N4和SiO2刻蚀 基于氟的反响离子刻蚀(RIE)7Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresistTransistor Active AreasIsolation Trenches隔离浅槽刻蚀 隔离浅槽刻蚀 基于氟的反响离子刻蚀(RIE)定义晶体管有源区

4、8Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideTransistor Active AreasIsolation Trenches除去光刻胶 除去光刻胶 氧等离子体去胶，把光刻胶成分氧化为气体9Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideFuture PMOS TransistorSilicon DioxideFuture NMOS TransistorNo current can flow through here!SiO2淀积 SiO2淀积 用氧化物填充隔离浅槽

5、 厚度约为0.51.0um，和浅槽深度和几何形状有关 化学气相淀积(CVD)10Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideFuture PMOS TransistorFuture NMOS TransistorNo current can flow through here!化学机械抛光 化学机械抛光(CMP)CMP除去外表的氧化层 到Si3N4层为止11Silicon Substrate P+Silicon Epi Layer P-Future PMOS TransistorFuture NMOS Transistor除去S

6、i3N4 除去Si3N4 热磷酸(H3PO4)湿法刻蚀，约18012Trench OxideCross SectionBare Silicon平面视图平面视图-浅槽隔离浅槽隔离 完成浅槽隔离(STI)13Silicon Substrate P+Silicon Epi Layer P-Future PMOS TransistorFuture NMOS TransistorPhotoresist光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于N-阱的定义14Silicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorPhot

7、oresistN-WellPhosphorous(-)Ions磷离子注入 磷离子注入 高能磷离子注入 形成局部N型区域，用于制造PMOS管15Silicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorN-Well除去光刻胶16PhotoresistSilicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorN-Well光刻胶成形 光刻胶成形 厚度比较厚，用于阻挡离子注入 用于P-阱的定义17Silicon Substrate P+Silicon Epi Layer

8、P-PhotoresistN-WellBoron(+)IonsP-Well 硼离子注入 高能硼离子注入 形成局部P型区域，用于制造NMOS管硼离子注入18Silicon Substrate P+Silicon Epi Layer P-N-WellP-Well除去光刻胶19Silicon Substrate P+Silicon Epi Layer P-P-WellN-Well退火 退火 在6001000的H2环境中加热 修复离子注入造成的Si外表晶体损伤 注入杂质的电激活 同时会造成杂质的进一步扩散 快速加热工艺(RTP)可以减少杂质的扩散20Trench OxideN-WellP-WellCr

9、oss Section 完成N-阱和P-阱平面视图平面视图-N-N阱与阱与P P阱阱21Silicon Substrate P+Silicon Epi Layer P-P-WellN-Well Sacrificial Oxide牺牲氧化层生长牺牲氧化层生长 牺牲氧化层生长 厚度约25nm 用来捕获Si外表的缺陷22Silicon Substrate P+Silicon Epi Layer P-P-WellN-Well除去牺牲氧化层 除去牺牲氧化层 HF溶液湿法刻蚀 剩下洁净的Si外表23Silicon Substrate P+Silicon Epi Layer P-P-WellN-Well G

10、ate Oxide栅氧化层生长 栅氧化层生长 工艺中最关键的一步 厚度210nm 要求非常洁净，厚度精确(1)用作晶体管的栅绝缘层24Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellPolysilicon多晶硅淀积 多晶硅淀积 厚度150300nm 化学气相淀积(CVD)25Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellPhotoresistChannel LengthPolysilicon光刻胶成形 光刻胶成形 工艺中最关键的图形转移步骤 栅长的精确性是晶体管开关速度的首要决定因

11、素 使用最先进的曝光技术深紫外光(DUV)光刻胶厚度比其他步骤薄26Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellPhotoresistChannel Length多晶硅刻蚀 多晶硅刻蚀 基于氟的反响离子刻蚀(RIE)必须精确的从光刻胶得到多晶硅的形状27Silicon Substrate P+Silicon Epi Layer P-P-WellN-Well Gate Oxide Poly Gate Electrode除去光刻胶28Trench OxideN-WellP-WellCross SectionPolysilicon平面视图平

12、面视图-栅极栅极 完成栅极29Silicon Substrate P+Silicon Epi Layer P-P-WellN-Well Gate Oxide Poly Gate Electrode Poly Re-oxidation多晶硅氧化 多晶硅氧化 在多晶硅外表生长薄氧化层 用于缓冲隔离多晶硅和后续步骤形成的Si3N430Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellPhotoresist光刻胶成形 光刻胶成形 用于控制NMOS管的衔接注入31Silicon Substrate P+Silicon Epi Layer P-P-We

13、llN-WellPhotoresistArsenic(-)IonsN TipNMOS管衔接注入 NMOS管衔接注入 低能量、浅深度、低掺杂的砷离子注入 衔接注入用于削弱栅区的热载流子效应32Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN Tip除去光刻胶33Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellPhotoresistN Tip光刻胶成形 光刻胶成形 用于控制PMOS管的衔接注入34Silicon Substrate P+Silicon Epi Layer P-P-Wel

14、lN-WellPhotoresistBF2(+)IonsN TipP Tip PMOS管衔接注入 低能量、浅深度、低掺杂的BF2+离子注入 衔接注入用于削弱栅区的热载流子效应PMOS管衔接注入35Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN TipP Tip除去光刻胶36Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellSilicon NitrideThinner HereThicker HereN TipP TipP TipSi3N4淀积 Si3N4淀积 厚度120180nm

15、CVD37Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellSpacer SidewallN TipP TipP TipSi3N4刻蚀 Si3N4刻蚀 水平外表的薄层Si3N4被刻蚀，留下隔离侧墙 侧墙精确定位晶体管源区和漏区的离子注入 RIE38Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellPhotoresistN TipP Tip光刻胶成形 光刻胶成形 用于控制NMOS管的源/漏区注入39Silicon Substrate P+Silicon Epi Layer P-P-Well

16、N-WellPhotoresistArsenic(-)IonsN+DrainN+SourceP TipNMOS管源/漏注入 NMOS管源/漏注入 浅深度、重掺杂的砷离子注入，形成了重掺杂的源/漏区 隔离侧墙阻挡了栅区附近的注入40Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP Tip除去光刻胶41Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourcePhotoresistP Tip光刻胶成形 光刻胶成形 用于控制PMOS管的源

17、/漏区注入42Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellBF2(+)IonsPhotoresistN+DrainN+SourceP+SourceP+DrainPMOS管源/漏注入 PMOS管源/漏注入 浅深度、重掺杂的BF2+离子注入，形成了重掺杂的源/漏区 隔离侧墙阻挡了栅区附近的注入43Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+SourceP+DrainLightly Doped“Tips除去光刻胶和退火 除去光刻胶和退火 用RTP工

18、艺，消除杂质在源/漏区的迁移44Trench OxidePolysiliconCross SectionN-WellP-WellN+Source/DrainP+Source/DrainSpacer平面视图平面视图-源源/漏极漏极 完成晶体管源/漏极，电子器件形成45Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+Source除去外表氧化物 除去外表氧化物 在HF溶液中快速浸泡，使栅、源、漏区的Si暴露出来46Silicon Substrate P+Silicon Epi Layer P-P-

19、WellN-WellN+DrainN+SourceP+DrainP+SourceTitaniumTi淀积 Ti淀积 厚度2040nm 溅射工艺 Ti淀积在整个晶圆外表47Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceTitanium SilicideUnreacted TitaniumTiSi2形成 TiSi2形成 RTP工艺，N2气氛，800在Ti和Si接触的区域，形成TiSi2其他区域的Ti没有变化称为自对准硅化物工艺(Salicide)48Silicon Substrat

20、e P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceTitanium SilicideTi刻蚀 Ti刻蚀 NH4OH+H2O2湿法刻蚀 未参加反响的Ti被刻蚀 TiSi2保存下来，形成Si和金属之间的欧姆接触49Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGBPSG淀积 硼磷硅玻璃(BPSG)淀积 CVD，厚度约1um SiO2并掺杂少量硼和磷 改善薄膜的流动性和禁锢污染物的性能 这一层绝缘

21、隔离器件和第一层金属50Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGBPSG抛光 硼磷硅玻璃(BPSG)抛光 CMP 在BPSG层上获得一个光滑的外表51Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGPhotoresist光刻胶成形 光刻胶成形 用于定义接触孔(Contacts)这是一个关键的光刻步骤52Silicon Substrate P+

22、Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGPhotoresist接触孔刻蚀 接触孔刻蚀 基于氟的RIE 获得垂直的侧墙 提供金属和底层器件的连接53Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSG除去光刻胶54Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGTi

23、tanium NitrideTiN淀积 TiN淀积 厚度约20nm 溅射工艺 有助于后续的钨层附着在氧化层上55Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGTitanium NitrideTungsten钨淀积 钨淀积 CVD 厚度不少于接触孔直径的一半 填充接触孔56Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact Plug钨

24、抛光 钨抛光 CMP 除去外表的钨和TiN 留下钨塞填充接触孔57Trench OxidePolysiliconCross SectionN-WellP-WellN+Source/DrainP+Source/DrainSpacerContact平面视图平面视图-接触孔接触孔 完成接触孔，多晶硅上的接触孔没有出现在剖面图上58Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1Ti(200)-electromigration shuntT

25、iN(500)-diffusion barrierAl-Cu(5000)-main conductorTiN(500)-antireflective coatingMetal1淀积 第一层金属淀积(Metal1)实际上由多个不同的层组成 溅射工艺59Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1Photoresist光刻胶成形 光刻胶成形 用于定义Metal1互连60Silicon Substrate P+Silicon Epi

26、Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1PhotoresistMetal1刻蚀 Metal1刻蚀 基于氯的RIE 由于Metal1由多层金属组成，所以需要多个刻蚀步骤61Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1除去光刻胶62Trench OxidePolysiliconCross SectionN-WellP-Well

27、N+Source/DrainP+Source/DrainSpacerContactMetal1平面视图平面视图-第一层互连第一层互连 完成第一层互连63Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1IMD1IMD淀积 金属间绝缘体(IMD)淀积 未掺杂的SiO2 连续的CVD和刻蚀工艺，厚度约1um 填充在金属线之间，提供金属层之间的绝缘隔离64Silicon Substrate P+Silicon Epi Layer P-P-W

28、ellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1IMD1IMD抛光 IMD抛光 CMP65Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1IMD1Photoresist光刻胶成形 光刻胶成形 用于定义通孔(Vias)66Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+

29、DrainP+SourceBPSGW Contact PlugMetal1PhotoresistIMD1通孔刻蚀 通孔刻蚀 基于氟的RIE，获得垂直的侧墙 提供金属层之间的连接67Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1IMD1除去光刻胶68TungstenSilicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPS

30、GW Contact PlugMetal1IMD1 W Via PlugTiN和钨淀积 TiN和钨淀积 同第一层互连69Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1IMD1 W Via Plug钨和TiN抛光 钨和TiN抛光 同第一层互连70Trench OxidePolysiliconCross SectionN-WellP-WellN+Source/DrainP+Source/DrainSpacerContactMetal1

31、Via1平面视图平面视图-通孔通孔 完成通孔71Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1IMD1 W Via PlugMetal2Metal2淀积 Metal2淀积 类似于Metal1 厚度和宽度增加，连接更长的距离，承载更大的电流72Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact

32、PlugMetal1PhotoresistIMD1 W Via PlugMetal2光刻胶成形 光刻胶成形 相邻的金属层连线方向垂直，减小层间的感应耦合73Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1PhotoresistIMD1 W Via PlugMetal2Metal2刻蚀 Metal2刻蚀 类似于Metal174Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+D

33、rainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1IMD1 W Via PlugMetal2除去光刻胶75Trench OxidePolysiliconCross SectionN-WellP-WellN+Source/DrainP+Source/DrainSpacerContactMetal1Via1Metal2平面视图平面视图-第二层互连第二层互连 完成第二层互连，后面的剖面图将包括右上角的压焊点76Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+D

34、rainP+SourceBPSGW Contact PlugMetal1IMD1 W Via PlugPassivationMetal2钝化层淀积 钝化层淀积 多种可选的钝化层，Si3N4、SiO2和聚酰亚胺等 保护电路免受刮擦、污染和受潮等77Silicon Substrate P+Silicon Epi Layer P-P-WellN-WellN+DrainN+SourceP+DrainP+SourceBPSGW Contact PlugMetal1IMD1 W Via PlugPassivationBond PadPoly GateGate OxideSilicideSpacerMetal2钝化层成形 钝化层成形 压焊点翻开，提供外界对芯片的电接触78Cross SectionTrench OxideN+Source/DrainP+Source/DrainSpacerContactMetal1PolysiliconVia1+5V SupplyVOUTN-WellP-WellMetal2GroundBond PadVIN平面视图平面视图-完成完成 完成，显示了电气连接和局部压焊点79完成完成