第3讲雷达信号处理机设计与DSP实现课件

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1、信号处理机概述n处理接收回波n检测目标信号n噪声n杂波n干扰n提取目标信息n距离、方位、仰角n速度n图像、类别信号处理主要功能n脉冲压缩n多普勒处理n信号积累与检测n杂波抑制n信号估值n阵列信号处理n成像与识别n电子干扰对抗信号处理系统主要特点n信号处理算法复杂化n性能的要求n处理器的发展n工作模式可变n实时性要求高nIPS(指令/s)nFLOPS(浮点运算/s)nDSP+FPGA+高效互连n编程量大，软、硬件综合设计n信号建模、系统仿真信号处理机接口信号处理机组成信号处理设计阶段n仿真设计阶段n从系统对信号处理的功能和技术要求出发选择信号处理系统的组成与结构单项信号处理功能设计和仿真功能和技

2、术指标的系统仿真联合测试n软、硬件设计阶段n以仿真设计为基础硬件、软件、接口电路设计软件、硬件联调n系统测试n三防处理n温度试验n振动试验n软件三方测试n系统外场实验实时信号处理n定义n实时=速度非常快？实时是一个相对的概念n对于特定的应用场合，在指定的时间限制内能够做出及时的响应。n若不能及时响应，则影响系统的正确性，甚至发生一些致命性的事情。n实时系统的特点n在实时系统中，系统的正确性不仅仅依赖于计算的逻辑结果而且依赖于结果产生的时间n实时操作系统必须在指定的时间内对外部或内部的事件进行响应和处理n需要高效的中断处理能力来处理异步事件和高效的I/O能力来处理有严格时间限制的数据收发应用实际

3、系统的要求n运算量、吞吐量、存储量n信号带宽n通道数n采样位数n实时n基本要求n高速n要求有小的系统延时n稳健n要求有设计余量处理器简介n主要DSP芯片nTI公司TMS320系列nADI公司Tiger SHARC系列nMotorola公司PowerPC系列ADSP TS101 vs TMS320C6416ADSP TS101TMS320C6416Q时钟/(MHz)300600定点处理能力1 000 MIPS4 800 MIPS浮点处理能力2个浮点指令/指令周期无片内RAM6 Mbit8 Mbit总线64位宽的数据总线可使用信号WRL和WRH分别对32位进行操作，有主机接口64位宽的EMIF接口

4、32位的扩展总线(主机接口)总线仲裁机制完善无支持的存储器同步异步的存储器（包括SDRAM）同步异步的存储器（包括SDRAM）链路口4个无Flag信号4个无串口无3个软件开发环境Visual DSP+完善CCS，较为成熟指令系统较好入手，指令可读性好助记符式指令，较难掌握比较结果n运算速度：TMS320C6416 强于ADSP TS101nADSP TS101具备浮点运算能力，适合动态范围大应用nADSP TS101更适合多片互联，有完善的总线仲裁机制，+4个链路口nADSP TS101提供Flag信号，便于调试nTMS320C6416集成3个串口，更适合于通信领域应用TS101 vs Pow

5、erPCTigerSHARCPowerPCTS101SMPC7410MPC7455时钟频率/MHz3005001000峰值浮点性能1 800 MFLOPS4 000 MFLOPS8 000 MFLOPS峰值16位整数性能7 200 MOPS4 000 MOPS8 000MOPS存储总线宽/频率64位/100MHz64位/125MHz64位/133MHz外部链路口4250无无I/O带宽/(MB/s)1 8001 0001 064带宽与处理性能比1.0B/FLOP0.25B/FLOP0.13B/FLOP片内RAM/KB78664320外部缓存/MB无L2:1或2L3:1或2功耗W1.95.521.

6、3比较结果nPowerPC运算能力强于TSnPowerPC I/O 能力较弱，适合低速数据流的快处理nTS的I/O带宽处理性能比为1，合适于连续的高数据吞吐率的信号处理，如雷达、声纳、情报、图像处理等应用FPGAn可编程逻辑们阵列n软件化的硬件设计n效率高、速度快n开发较DSP困难n适合大规模线性运算正交采样脉冲压缩多普勒处理多处理器并行处理n硬件互连方式n紧耦合（共享总线）多个处理单元共同使用一套数据总线结构规则，传输效率高，软件编写较容易芯片较少时，可以达到较高的并行加速比芯片较多时，总线冲突和等待，效率下降n松耦合（分布式）连接方式多，线形、星形、树状等，不共享数据结构较复杂，有传输延时

7、可扩充性和灵活性强重构能力和容错能力强n较大规模处理机一般结合两种方式多处理器并行处理n流水型并行处理多处理器并行处理n并发型并行处理多处理器并行处理局部并发全局流水并行处理局部流水全局并发并行处理并行信号处理软件设计n基于Matlab等工具进行算法优化设计和仿真测试n编写DSP代码利用软件仿真器进行调试、验证。n对于预设好的数据，检验处理结果是否与Matlab得到的结果相符。n不必考虑实时性，排除软件中功能性错误为主。n软硬件联调阶段，将程序通过仿真器下载到DSP板上，并结合其他仪器进行在线测试n将测试好的可执行代码固化到板上非易失性存储器中，以自动引导和运行。并行处理设计语言n汇编语言n可

8、充分发挥硬件的功能、运行效率高n代码编写难度大、可读性差、移植性差nC语言n可进行按位操作，适合硬件。n强大的软件库n兼容性好、通用易读n效率较低n混合编程nC编写程序框架n效率要求高的模块用汇编语言编写并行处理软件编程n软件编程的任务n数据传输n算法实现n系统控制n状态监控nDSP编程优化n快速算法的运用n查表代替在线计算n基于硬件特点的优化合理配置存储器采用DMA方式传输数据n基于代码的优化并行指令双字或四字数据访问n软硬件协同制导信号形式n相参脉冲串信号相参脉冲串信号(PD)(PD)n远距离n测距、测角n无模糊精确测速n步进频率信号(PSF)n近距离n距离、速度、角度n成像、识别制导信号

9、处理功能n通道补偿n速度补偿n多普勒处理/合成距离像n检测n识别n估值n跟踪n记录及控制 算法仿真n测试数据nMatlab 仿真n记录的实际数据n模拟信号源数据nMatlab仿真n仿真器测试n从磁盘文件读入测试数据，反复处理n验证DSP代码正确性n资源开销内存时间硬件设计DSP2板包含6片TigerSHARC TS-101 DSP处理器，每片T S-1 0 1 的 工 作 时 钟 为250MHz，单片TS-101的32bits的峰值运算能力可达到6亿MACs/s，总运算能力36亿MACs/s。6片TS-101构成两个簇，其中一个簇上包含128M的SDRAM和xilinx公司Vertix系列的F

10、 P G A x c v 1 0 0 0。Link拓扑结构IRQ和和Flag连接关系连接关系 LED指示灯指示灯 外部接口雷达系统控制时序帧同步A脉冲同步B采样脉冲C接收选通E发射触发D距离波门O帧周期 Tz脉冲周期Tp延时M门宽NTw3Td2Tw2Tw帧周期 Tz双帧周期Tz2双帧同步脉冲Z数字处理平台软件设计开发经验谈n自顶向下的设计思路n首先要对系统功能结构有清晰的认识有哪些功能模块之间的接口各功能模块的资源要求把握系统时序n精通至少掌握开发平台和工具基本数据传输手段掌握、灵活应用、严格测试调试工具、测试手段准备磨刀不误砍柴工n搭系统系统框架控制流数据流测试代码n不要着急编写复杂的算法程

11、序任务分配与流程设计n设计基础n算法仿真获得的功能模块所需要的内存和时间资源n硬件设计结果n设计原则n各处理器负载平衡n各任务之间相对独立n减少处理器间的通信量n减少通信的复杂度任务分配与流程设计任务分配 信号处理机的主要功能模块有：通道不一致性补偿、速度补偿、合成距离像、检测、识别、估值、跟踪、记录及控制。其中基本模块有成像、检测、跟踪、记录与控制，通道补偿以及速度补偿可在DSP1的FPGA中实现，估值与识别可与检测模块合并。由于左边3片处理器与FPGA相连，TS101-2与上位机相连，考虑信号处理功能的实现以及系统实时性，将任务分配如下：nTS101-3：合成距离像nTS101-5：合成距

12、离像nTS101-4：合成距离像、检测估值nTS101-1：控制、跟踪nTS101-2：控制、记录nTS101-0：控制数据流nA：FPGA-1/2/3 TS101-5/3/4：原始数据、波门信息nB：TS101-3/5 TS101-4：差通道距离像数据nC：TS101-4 TS101-1：波门信息、目标信息、三通道像数据、和通道原始数据nD：TS101-1 TS101-2：波门信息、目标信息、三通道像数据、和通道原始数据nE：TS101-3 TS101-5：差二通道原始数据 TS101-5 TS101-2：差一、差二通道原始数据nF：TS101-2 HOST：目标信息、三通道像数据、三通道原

13、始数据、调试或测试信息（预置伺服角度等）nG：HOST TS101-2：装订控制命令、波形参数nI：TS101-1/2 TS101-0 TS101-0 TS101-3：控制信息 控制流nHOST通过装订参数控制信号处理机工作模式；nTS101-2响应HOST控制参数；nTS101-1角度、距离跟踪，保存控制参数并通过TS101-0回传；nTS101-0将控制信息回传至TS101-3，FPGA通过发送波门信息，使波门控制实现实时闭环。室内联调原理室外联调PD距离跟踪PD距离跟踪020004000600080001000012000406080100120140160精品课件精品课件！精品课件精品课件！距离跟踪显示结果