计算机组成原理_唐朔飞总结版

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1、计算机组成原理 唐朔飞总结第1章 计算机系统概论1. 什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？ 解：P3计算机系统：由计算机硬件系统和软件系统组成的综合体。计算机硬件：指计算机中的电子线路和物理装置。计算机软件：计算机运行所需的程序及相关资料。硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。2. 如何理解计算机的层次结构？答：计算机硬件、系统软件和应用软件构成了计算机系统的三个层次结构。（1）硬件系统是最内层的，它是整个计算机系统的基础和核心。（2）系统软件在硬件之外，为用户提供一个基本操作界面。（3）应用软件在最外层，为用户提供解决具体问题的应用系统界面。通

2、常将硬件系统之外的其余层称为虚拟机。各层次之间关系密切，上层是下层的扩展，下层 是上层的基础，各层次的划分不是绝对的。3. 说明高级语言、汇编语言和机器语言的差别及其联系。答：机器语言是计算机硬件能够直接识别的语言，汇编语言是机器语言的符号表示，高级语 言是面向算法的语言。高级语言编写的程序（源程序）处于最高层，必须翻译成汇编语言, 再由汇编程序汇编成机器语言（目标程序）之后才能被执行。5. 冯诺依曼计算机的特点是什么？ 解：冯诺依曼计算机的特点是：P8计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成； 指令和数据以同同等地位存放于存储器内，并可以按地址访问； 指令和数据均用二进

3、制表示；指令由操作码、地址码两大部分组成，操作码用来表示操作的性质，地址码用来表示操作数 在存储器中的位置；指令在存储器中顺序存放，通常自动顺序取出执行；机器以运算器为中心（原始冯诺依曼机）。6. 画出计算机硬件组成框图，说明各部件的作用及计算机系统的主要技术指标。 答：计算机硬件组成框图如下：CPU各部件的作用如下：控制器：整机的指挥中心，它使计算机的各个部件自动协调工作。运算器：对数据信息进行处理的部件，用来进行算术运算和逻辑运算。存储器：存放程序和数据，是计算机实现“存储程序控制”的基础。输入设备：将人们熟悉的信息形式转换成计算机可以接受并识别的信息形式的设备。 输出设备：将计算机处理的

4、结果（二进制信息）转换成人类或其它设备可以接收和识 别的信息形式的设备。计算机系统的主要技术指标有：机器字长：指CPU 次能处理的数据的位数。通常与CPU的寄存器的位数有关，字长 越长，数的表示范围越大，精度也越高。机器字长也会影响计算机的运算速度。数据通路宽度：数据总线一次能并行传送的数据位数。存储容量：指能存储信息的最大容量，通常以字节来衡量。一般包含主存容量和辅存容量。 运算速度：通常用MIPS （每秒百万条指令）、MFLOPS （每秒百万次浮点运算）或CPI （执行 一条指令所需的时钟周期数）来衡量。CPU执行时间是指CPU对特定程序的执行时间。 主频：机器内部主时钟的运行频率，是衡量

5、机器速度的重要参数。吞吐量：指流入、处理和流出系统的信息速率。它主要取决于主存的存取周期。响应时间：计算机系统对特定事件的响应时间，如实时响应外部中断的时间等。7. 解释下列概念：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容 量、机器字长、指令字长。解：P9-10主机：是计算机硬件的主体部分，由CPU和主存储器MM合成为主机。CPU：中央处理器，是计算机硬件的核心部件，由运算器和控制器组成；（早期的运算器和 控制器不在同一芯片上，现在的CPU内除含有运算器和控制器外还集成了 CACHE）。主存：计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存

6、储器，可随 机存取；由存储体、各种逻辑部件及控制电路组成。存储单元：可存放一个机器字并具有特定存储地址的存储单位。存储元件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元 或存储元，不能单独存取。存储字：一个存储单元所存二进制代码的逻辑单位。存储字长：一个存储单元所存储的二进制代码的总位数。存储容量：存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）。机器字长：指CPU 一次能处理的二进制数据的位数，通常与CPU的寄存器位数有关。 指令字长：机器指令中二进制代码的总位数。&解释下列英文缩写的中文含义：CPU、 PC、 IR、 CU、 ALU、 ACC、 MQ、 X

7、、 MAR、 MDR、 I/O、 MIPS、 CPI、 FLOPS解：全面的回答应分英文全称、中文名、功能三部分。CPU： Central Processing Unit,中央处理机（器），是计算机硬件的核心部件，主要由运 算器和控制器组成。PC： Program Counter,程序计数器，其功能是存放当前欲执行指令的地址，并可自动计数 形成下一条指令地址。IR： Ins true tion Regis ter,指令寄存器，其功能是存放当前正在执行的指令。CU： Control Unit,控制单元（部件），为控制器的核心部件，其功能是产生微操作命令序 列。ALU： Arithmetic Lo

8、gic Unit,算术逻辑运算单元，为运算器的核心部件，其功能是进行算 术、逻辑运算。ACC： Accumulator,累加器，是运算器中既能存放运算前的操作数，又能存放运算结果的寄 存器。MQ： Mult iplier-Quo tien t Regis ter,乘商寄存器，乘法运算时存放乘数、除法时存放商的 寄存器。X：此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器 中工作寄存器之一，用来存放操作数；MAR： Memory Address Regis ter，存储器地址寄存器，在主存中用来存放欲访问的存储单元 的地址。MDR： Memory Da ta Regi

9、s ter,存储器数据缓冲寄存器，在主存中用来存放从某单元读出、 或要写入某存储单元的数据。I/O： Input/Output equipment,输入/输出设备，为输入设备和输出设备的总称，用于计算 机内部和外界信息的转换与传送。MIPS： Million Ins true ti on Per Second，每秒执行百万条指令数，为计算机运算速度指标 的一种计量单位。第3章系统总线1.什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？ 答：P41.总线是一种能由多个部件分时共享的公共信息传送线路。总线传输的特点是：某一时刻只允许有一个部件向总线发送信息，但多个部件可

10、以同时从总 线上接收相同的信息。为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。2总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用，是单向的， 还是双向的，它们与机器字长、存储字长、存储单元有何关系？答：按照连接部件的不同，总线可以分为片内总线、系统总线和通信总线。系统总线是连接CPU、主存、I/O各部件之间的信息传输线。系统总线按照传输信息不同又分为地址线、数据线和控制线。地址线是单向的，其根数越多， 寻址空间越大，即CPU能访问的存储单元的个数越多；数据线是双向的，其根数与存储字长 相同，是机器字长的整数倍。3. 常用的总线结构有几种？不同的总线结构对计算机

11、的性能有什么影响？举例说明。 答：略。见P52-55。4. 为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响 应时间最快？哪种方式对电路故障最敏感？答：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式查询、计数器定时查询、独立请求；特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器定时查询方式优先级 设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件 用量大，连线多，成本较高。5. 解释下列概念：总线宽度、总线带宽、总线复用、总线的主设备（或主模块、总线的从 设备（或从模块）、总线的传

12、输周期和总线的通信控制。答：P46。总线宽度：通常指数据总线的根数；总线带宽：总线的数据传输率，指单位时间内总线上传输数据的位数；总线复用：指同一条信号线可以分时传输不同的信号。总线的主设备（主模块）：指一次总线传输期间，拥有总线控制权的设备（模块）；总线的从设备（从模块）：指一次总线传输期间，配合主设备完成数据传输的设备（模块）， 它只能被动接受主设备发来的命令；总线的传输周期：指总线完成一次完整而可靠的传输所需时间； 总线的通信控制：指总线传送过程中双方的时间配合方式。6. 试比较同步通信和异步通信。答：同步通信：指由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作 速度差异

13、较大时，总线工作效率明显下降。适合于速度差别不大的场合。异步通信：指没有统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复 杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。7. 画图说明异步通信中请求与回答有哪几种互锁关系？答：见 P61-62，图 3.86。&为什么说半同步通信同时保留了同步通信和异步通信的特点？答：半同步通信既能像同步通信那样由统一时钟控制，又能像异步通信那样允许传输时间不 一致，因此工作效率介于两者之间。13. 什么是总线的数据传输率，它与哪些因素有关？答：总线数据传输率即总线带宽，指单位时间内总线上传输数据的位数，通常用每秒传输信

14、息的字节数来衡量。它与总线宽度和总线频率有关，总线宽度越宽，频率越快，数据传输率 越高。14. 设总线的时钟频率为8MHZ, 个总线周期等于一个时钟周期。如果一个总线周期中并 行传送16位数据，试问总线的带宽是多少？解：由于：f=8MHz,T=l/f=l/8M秒，一个总线周期等于一个时钟周期所以：总线带宽=16/ (1/8M) = 128Mbps15. 在一个32位的总线系统中，总线的时钟频率为66MHZ，假设总线最短传输周期为4个 时钟周期，试计算总线的最大数据传输率。若想提高数据传输率，可采取什么措施？解：总线传输周期=4*1/66M秒总线的最大数据传输率=32/(4/66M)=528Mb

15、ps若想提高数据传输率，可以提高总线时钟频率、增大总线宽度或者减少总线传输周期包含的 时钟周期个数。16. 在异步串行传送系统中，字符格式为：1个起始位、8个数据位、1个校验位、2个终止 位。若要求每秒传送120个字符，试求传送的波特率和比特率。解：一帧包含：1+8+1+2=12位故波特率为：(1+8+1+2)*120=1440bps比特率为：8*120=960bps第4章存储器1.解释概念：主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、 Flash Memory。答：主存：主存储器，用于存放正在执行的程序和数据。CPU可以直接进行

16、随机读写，访问 速度较高。辅存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。 Cache：高速缓冲存储器，介于CPU和主存之间，用于解决CPU和主存之间速度不匹配问题。 RAM：半导体随机存取存储器，主要用作计算机中的主存。SRAM :静态半导体随机存取存储器。DRAM :动态半导体随机存取存储器。ROM :掩膜式半导体只读存储器。由芯片制造商在制造时写入内容，以后只能读出而不能写 入。PROM :可编程只读存储器，由用户根据需要确定写入内容，只能写入一次。EPROM :紫外线擦写可编程只读存储器。需要修改内容时，现将其全部内容擦除，然后再编 程。擦除依靠紫外线使

17、浮动栅极上的电荷泄露而实现。EEPRO M：电擦写可编程只读存储器。CDRO M：只读型光盘。Flash Memory：闪速存储器。或称快擦型存储器。2计算机中哪些部件可以用于存储信息？按速度、容量和价格/位排序说明。答：计算机中寄存器、Cache、主存、硬盘可以用于存储信息。按速度由高至低排序为：寄存器、Cache、主存、硬盘；按容量由小至大排序为：寄存器、Cache、主存、硬盘；按价格/位由高至低排序为：寄存器、Cache、主存、硬盘。3. 存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层 次？答：存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储

18、层次上。Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU 访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其 容量和位价接近于辅存，而速度接近于主存。综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的 优化效果。主存与CACHE之间的信息调度功能全部由硬件自动完成。而主存与辅存层次的调度目前广泛 采用虚拟存储技术实现，即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器，程 序员可使用这个比主存实际空间（物理地址空间）大得多

19、的虚拟地址空间（逻辑地址空间） 编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。 因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。4. 说明存取周期和存取时间的区别。解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不 仅包含操作时间，还包含操作后线路的恢复时间。即：存取周期=存取时间+恢复时间5. 什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为200ns,则存储器 的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存储器带宽=l/200ns X32位=160M位/秒=20MB/秒 =

20、 5M字/秒注意：字长32位，不是16位。（注：lns=10-9s）6. 某机字长为32位，其存储容量是64KB，按字编址它的寻址范围是多少？若主存以字节 编址，试画出主存字地址和字节地址的分配情况。解：存储容量是64KB时，按字节编址的寻址范围就是64K，如按字编址，其寻址范围为：64K / （32/8） = 16K主存字地址和字节地址的分配情况：如图0001H0002H字地址0000H7. 一个容量为16KX32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规 格的存储芯片时，各需要多少片？1KX4 位，2KX8 位，4KX4 位，16KX 1 位，4KX8 位，8KX8 位各需

21、要的片数为:/(1KX4)(2KX8)(4KX4)(16KX1)(4KX8)(8KX8)=16X8 = 128 片=8X4 = 32 片=4X8 = 32 片=1X32 = 32 片=4X4 = 16 片=2X4 = 8片解：地址线和数据线的总和=14 + 32 = 46根； 选择不同的芯片时， 1KX4： (16KX32) 2KX8： (16KX32) 4KX4： (16KX32) 16KX1： (16KX32).4KX8： (16KX32) /8KX8： (16KX32) /9. 什么叫刷新？为什么要刷新？说明刷新有几种方法。 解：刷新：对DRAM定期进行的全部重写过程；刷新原因：因电容泄

22、漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新 操作；常用的刷新方法有三种：集中式、分散式、异步式。 集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。 分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间。异步式：是集中式和分散式的折衷。10. 半导体存储器芯片的译码驱动方式有几种？解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。 线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材； 重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、 列译码信号的重合来选址，也称矩阵译码。可大大节省

23、器材用量，是最常用的译码驱动方式。11. 一个8KX8位的动态RAM芯片，其内部结构排列成256X256形式，存取周期为O.lp s。 试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？解：采用分散刷新方式刷新间隔为:2ms，其中刷新死时间为：256X0.1(j s=25.6p s采用分散刷新方式刷新间隔为：256X(0冲s+X0.1p s) =51.2p s采用异步刷新方式刷新间隔为：2ms12. 画出用1024X4位的存储芯片组成一个容量为64KX8位的存储器逻辑框图。要求将64K 分成4个页面，每个页面分16组，指出共需多少片存储芯片。解：设采用SRAM芯片，贝y：总片数=

24、(64KX8 位)/ (1024X4 位)=64X2 = 128 片 题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。 首先应确定各级的容量：页面容量=总容量/页面数=64KX8 / 4 = 16KX8位，4片16KX8字串联成64KX8 位组容量=页面容量/组数 =16KX8位/ 16= 1KX8位，16片1KX8位字串联成16KX8 位组内片数=组容量/片容量=1KX8位/ 1KX4位=2片，两片1KX4位芯片位并联成 1KX8 位存储器逻辑框图：(略)13. 设有一个64KX8位的RAM芯片，试问该芯片共有多少个基本单元电路(简称存储基元)？ 欲设计一种具

25、有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线 的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。解：存储基元总数=64KX8位=512K位=219位；思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字 数成2的幕的关系，可较好地压缩线数。设地址线根数为a,数据线根数为b,则片容量为：2aXb = 219； b = 219-a； 若 a = 19， b = 1,总和二 19+1 = 20；a = 18，b = 2,总和=18+2 = 20；a = 17， b = 4,总和二 17+4 = 21；a = 16, b = 8,总和二

26、 16+8 = 24；由上可看出：芯片字数越少，芯片字长越长，引脚数越多。芯片字数减1、芯片位数均按2 的幕变化。结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线= 19根，数据线=1根；或地址线=18根，数据线=2根。14. 某8位微型机地址码为18位，若使用4KX4位的RAM芯片组成模块板结构的存储器， 试问：(1) 该机所允许的最大主存空间是多少？(2) 若每个模块板为32KX8位，共需几个模块板？(3) 每个模块板内共有几片RAM芯片？(4) 共有多少片RAM?(5) CPU如何选择各模块板？解：(1)该机所允许的最大主存空间是：218 X 8位=256K

27、X8位=256KB(2) 模块板总数=256KX8 / 32KX8 = 8块(3) 板内片数=32KX8 位 / 4KX4 位 = 8X2 = 16 片(4) 总片数=16片X8 = 128片(5) CPU通过最高3位地址译码输出选择模板，次高3位地址译码输出选择芯片。地址格 式分配如下：模板号(3位)芯片号(3位)片内地址(12位)15. 设CPU共有16根地址线，8根数据线，并用REQ (低电平有效)作访存控制信号,R/W作读写命令信号(高电平为读，低电平为写)。现有下列存储芯片：ROM (2KX8位， 4KX4位，8KX8位)，RAM (1KX4位，2KX8位，4KX8位)，及74138

28、译码器和其他门电 路(门电路自定)。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求：(1) 最小4K地址为系统程序区，409616383地址范围为用户程序区。(2) 指出选用的存储芯片类型及数量。(3) 详细画出片选逻辑。解：(1)地址空间分配图：系统程序区(ROM 共 4KB)： OOOOH-OFFFH用户程序区(RAM 共 12KB)： 1000H-3FFFH(2) 选片：ROM：选择4KX4位芯片2片，位并联RAM:选择4KX8位芯片3片，字串联(RAM1地址范围为：1000H-1FFFH,RAM2 地址范围为 2000H-2FFFH, RAM3 地址范围为:3000H-

29、3FFFH)(3) 各芯片二进制地址分配如下：A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0ROM1,200000000000000000000011111111111RAM100010000000000000001111111111111RAM200100000000000000010111111111111RAM300110000000000000011111111111111R/W图（3）CPU和存储器连接逻辑图及片选逻辑如下图(3)所示:16. CPU假设同上题，现有8片8KX8位的RAM芯片与CPU相连，试回答:(1) 用74138译码器画出CPU与存储

30、芯片的连接图;(2) 写出每片RAM的地址范围；(3) 如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与 其相同的数据，分析故障原因。(4) 根据(1)的连接图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果?解：(1) CPU与存储器芯片连接逻辑图:(2)地址空间分配图:RAM0： 0000H1FFFHRAM1： 2000H3FFFHRAM2： 4000H5FFFHRAM3： 6000H7FFFHRAM4： 8000H9FFFHRAM5： A000HBFFFHRAM6： C000HDFFFHRAM7： E000HFFFFH（3）如果运行时发现

31、不论往哪片RAM写入数据后，以AOOOH为起始地址的存储芯片（RAM5） 都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电 平。假设芯片与译码器本身都是好的，可能的情况有： 1）该片的CS端与WE端错连或短路;2）该片的CS端与CPU的MREQ端错连或短路；3）该片的CS端与地线错连或短路。（4）如果地址线A13与CPU断线，并搭接到高电平上，将会出现A13恒为“ 1”的情况。此 时存储器只能寻址A13=1的地址空间（奇数片），A13=0的另一半地址空间（偶数片）将永远 访问不到。若对A13=0的地址空间（偶数片）进行访问，只能错误地访问到A13=1的对应空 间

32、（奇数片）中去。17. 写出1100、1101、1110、1111对应的汉明码。解：有效信息均为n=4位，假设有效信息用b4b3b2b1表示 校验位位数k=3位，（2k=n+k+1）设校验位分别为c1、c2、c3,则汉明码共4+3=7位，即：C1c2b4c3b3b2b1校验位在汉明码中分别处于第1、2、4位c1=b 4 b3 b1c2=b 4 b2 b1c3=b3 b2 b1当有效信息为1100时，c3c2c1=110,汉明码为0111100。当有效信息为1101时，c3c2c1=001,汉明码为1010101。当有效信息为1110时，c3c2c1=000,汉明码为0010110。 当有效信息

33、为1111时，c3c2c1=111,汉明码为1111111。18. 已知收到的汉明码（按配偶原则配置）为1100100、1100111、1100000、1100001，检 查上述代码是否出错？第几位出错？解：假设接收到的汉明码为:C1c2b4c3b3b2b1纠错过程如下：P1=c1b4b3blP2=c2b4b2b1P3=c3b3b2b1如果收到的汉明码为1100100，则p3p2p1=011，说明代码有错，第3位（b4）出错，有效 信息为：1100如果收到的汉明码为1100111，则p3p2p1=111，说明代码有错，第7位（b1）出错，有效 信息为：0110如果收到的汉明码为1100000，

34、则p3p2p1=110，说明代码有错，第6位（b2）出错，有效 信息为：0010如果收到的汉明码为1100001，则p3p2p1=001，说明代码有错，第1位（C1）出错，有效 信息为：000119. 已经接收到下列汉明码，分别写出它们所对应的欲传送代码。（1）1100000 （按偶性配置）（2）1100010 （按偶性配置）（3）1101001 （按偶性配置）（4）0011001 （按奇性配置）（5）1000000 （按奇性配置）（6）1110001 （按奇性配置）解：（一）假设接收到的汉明码为C1C2B4C3B3B2B1,按偶性配置则:P1=C1B4B3B1P2=C2B4B2B1P3=C3

35、B3B1（1）如接收到的汉明码为1100000,P1=130 30 30=1P2=1000=1P3=0 0 0=0P3P2P1=011，第3位出错，可纠正为1110000,故欲传送的信息为1000。（2）如接收到的汉明码为1100010,P1=130 30 30=1P2=1010=0P3=0 0 0=0P3P2P1=001，第1位出错，可纠正为0100010,故欲传送的信息为0010。（3）如接收到的汉明码为1101001,P1=1001=0P2=1 0 30 31=0P3=1 0 1=0P3P2P1=000，传送无错，故欲传送的信息为0001。（二）假设接收到的汉明码为C1C2B4C3B3B

36、2B1,按奇性配置则：P1=C13 B43 B33 Bl31P2=C23 B43 B23 Bl31P3=C33 B33 Bl31（4）如接收到的汉明码为0011001,P1=03130313 1=1P2=03130313 1=1P3=1011=1P3P2P1=111，第7位出错，可纠正为0011000,故欲传送的信息为1000。（5）如接收到的汉明码为1000000,P1=130 30 30 31=0P2=0 130 30 31=0P3=0 30 30 31=1P3P2P1=100，第4位出错，可纠正为1001000,故欲传送的信息为0000。（6）如接收到的汉明码为1110001,P1=1

37、130313 1=0P2=1 130313 1=0P3=0303131=0P3P2P1=000，传送无错，故欲传送的信息为1001。20. 欲传送的二进制代码为1001101,用奇校验来确定其对应的汉明码，若在第6位出错， 说明纠错过程。解：欲传送的二进制代码为1001101,有效信息位数为n=7位，则汉明校验的校验位为k位, 则：2k=n+k+l, k=4,进行奇校验设校验位为 C1C2C3C4,汉明码为 C1C2B7C3B6B5B4C4B3B2B1,C1=1B7B6B4B3B1=110111=1C2=lB7B5B4B2B1=110101=0C3=1B6B5B4=1001=0C4= 1 B3

38、 B2 B1=1 130 31=1故传送的汉明码为10100011101,若第6位（B5）出错,即接收的码字为10100111101,则P1=1ClB7B6B4B3B1= 1110111=0P2=1 C2B7B5B4B2 B1=1 0 3131313031=1P3=1 C3 B6 B5 B4=1 0 30313 1=1P4= 1 C4 B3 B2 B1=1 131303 1=0P4P3P2P1=0110说明第6位出错，对第6位取反即完成纠错。21. 为什么在汉明码纠错过程中，新的检测位P4P2P1的状态即指出了编码中错误的信息 位？答：汉明码属于分组奇偶校验，P4P2P1=000,说明接收方生

39、成的校验位和收到的校验位相同, 否则不同说明出错。由于分组时校验位只参加一组奇偶校验，有效信息参加至少两组奇偶校 验，若果校验位出错，P4P2P1的某一位将为1,刚好对应位号4、2、1；若果有效信息出错, 将引起P4P2P1中至少两位为1,如B1出错，将使P4P1均为1, P2=0,P4P2P1=101,22. 某机字长16位，常规的存储空间为64K字，若想不改用其他高速的存储芯片，而使访 存速度提高到8倍，可采取什么措施？画图说明。解：若想不改用高速存储芯片，而使访存速度提高到8倍，可采取八体交叉存取技术，8体 交叉访问时序如下图：启动存储体0 111i11111111 1 11 1 11

40、1 1启动存储体11111111i1lll启动存储体21111 1lll1! !启动存储体3111 11i111 1启动存储体4111 1 11 1 1启动存储体5；1111 11111 11 11 11 11 1启动存储体6；1 1 1 1 111_ 11启动存储体7十单体访存周期23. 设CPU共有16根地址线，8根数据线，并用M/IO作为访问存储器或I/O的控制信号（高 电平为访存，低电平为访I/O）, WR （低电平有效）为写命令，RD （低电平有效）为读命 令。设计一个容量为64KB的采用低位交叉编址的8体并行结构存储器。现有下图所示的存-RAMCeOErWE画出CPU和存储器芯片（

41、芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用 十六进制数表示）。解：8体低位交叉并行存储器的每个存储体容量为64KB/8=8KB，因此应选择8KBRAM芯片， 芯片地址线12根（A0-A12），数据线8根（D0-D7）,用138译码器进行存储体的选择。设计 如下：24. 一个4体低位交叉的存储器，假设存储周期为T，CPU每隔1/4存取周期启动一个存储 体，试问依次访问64个字需多少个存取周期？解：4体低位交叉的存储器的总线传输周期为T，T =T/4,依次访问64个字所需时间为： t=T+（64-l） T =T+63T/4=16.75T25. 什么是“程序访问的局部性”？存储系统

42、中哪一级采用了程序访问的局部性原理？答：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被 访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令 顺序执行比转移执行的可能性大（大约5:1）。存储系统中Cache-主存层次和主存-辅存层 次均采用了程序访问的局部性原理。26. 计算机中设置Cache的作用是什么？能否将Cache的容量扩大,最后取代主存，为什么？ 答：计算机中设置Cache的作用是解决CPU和主存速度不匹配问题。不能将Cache的容量扩大取代主存，原因是：（1） Cache容量越大成本越高，难以满足人们 追求低价格的要求；（2

43、）如果取消主存，当CPU访问Cache失败时，需要将辅存的内容调入 Cache再由CPU访问，造成CPU等待时间太长，损失更大。27. Cache做在CPU芯片内有什么好处？将指令Cache和数据Cache分开又有什么好处？ 答：Cache做在CPU芯片内主要有下面几个好处：（1）可提高外部总线的利用率。因为Cache在CPU芯片内，CPU访问Cache时不必占用外 部总线。（2）Cache不占用外部总线就意味着外部总线可更多地支持I/O设备与主存的信息传输， 增强了系统的整体效率。（3）可提高存取速度。因为Cache与CPU之间的数据通路大大缩短，故存取速度得以提高。 将指令Cache和数据

44、Cache分开有如下好处：1）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成。2）指令Cache可用ROM实现，以提高指令存取的可靠性。3）数据Cache对不同数据类型的支持更为灵活，既可支持整数（例32位），也可支持浮点 数据（如64位）。补充：Cache结构改进的第三个措施是分级实现，如二级缓存结构，即在片内Cache（L1）和主存 之间再设一个片外Cache （L2）,片外缓存既可以弥补片内缓存容量不够大的缺点，又可在 主存与片内缓存间起到平滑速度差的作用，加速片内缓存的调入调出速度。28. 设主存容量为256K字，Cache容量为2K字，块长为4。（1）设计Cach

45、e地址格式，Cache中可装入多少块数据？（2）在直接映射方式下，设计主存地址格式。（3）在四路组相联映射方式下，设计主存地址格式。（4）在全相联映射方式下，设计主存地址格式。（5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。 解：（1） Cache 容量为 2K 字，块长为 4，Cache 共有 2K/4=211/22=29=512 块，Cache字地址9位，字块内地址为2位因此，Cache地址格式设计如下：Cache字块地址（9位）字块内地址（2位）（2）主存容量为256K字=218字，主存地址共18位，共分256K/4=216块, 主存字块标记为18-9-

46、2=7位。直接映射方式下主存地址格式如下：主存字块标记（7位）Cache字块地址（9位）字块内地址（2位）（3）根据四路组相联的条件，一组内共有4块，得Cache共分为512/4=128=27组, 主存字块标记为18-7-2=9位，主存地址格式设计如下：主存字块标记（9位）组地址（7位）字块内地址（2位）（4）在全相联映射方式下，主存字块标记为18-2=16位，其地址格式如下:主存字块标记（16位）字块内地址（2位）（5）若存储字长为32位，存储器按字节寻址，则主存容量为256K*32/4=221B,Cache容量为2K*32/4=214B，块长为4*32/4=32B=25B，字块内地址为5位

47、，在直接映射方式下，主存字块标记为21-9-5=7位，主存地址格式为：主存字块标记（7位）Cache字块地址（9位）字块内地址（5位）在四路组相联映射方式下，主存字块标记为21-7-5=9位，主存地址格式为:主存字块标记（9位）组地址（7位）字块内地址（5位）在全相联映射方式下，主存字块标记为21-5=16位，主存地址格式为:主存字块标记（16位）字块内地址（5位）29. 假设CPU执行某段程序时共访问Cache命中4800次，访问主存200次，已知Cache的 存取周期为30ns，主存的存取周期为150ns，求Cache的命中率以及Cache-主存系统的平 均访问时间和效率，试问该系统的性能

48、提高了多少倍？解：Cache 被访问命中率为：4800/（4800+200）=24/25=96%则 Cache-主存系统的平均访问时间为：ta=0.96*30ns+（1-0.96）*150ns=34.8nsCache-主存系统的访问效率为：e=tc/ta*100%=30/34.8*100%=86.2% 性能为原来的150ns/34.8ns=4.31倍，即提高了 3.31倍。30. 一个组相连映射的CACHE由64块组成，每组内包含4块。主存包含4096块，每块由 128字组成，访存地址为字地址。试问主存和高速存储器的地址各为几位？画出主存地址格 式。解：cache 组数：64/4=16，Cac

49、he 容量为：64*128=213 字，cache 地址 13 位 主存共分4096/16=256区，每区16块主存容量为：4096*128=219字，主存地址19位，地址格式如下：主存字块标记（8位）组地址（4位）字块内地址（7位）31.设主存容量为1MB,采用直接映射方式的Cache容量为16KB，块长为4,每字32位。试问主存地址为ABCDEH的存储单元在Cache中的什么位置？解：主存和Cache按字节编址，Cache容量16KB=214B，地址共格式为14位，分为16KB/（4*32/8B）=210块，每块 4*32/8=16B=24B, Cache 地址格式为：Cache字块地址（

50、10位）字块内地址（4位）主存容量1MB=22OB,地址共格式为20位，分为lMB/（4*32/8B）=216块，每块24B，采用直 接映射方式，主存字块标记为20-14=6位，主存地址格式为：主存字块标记（6位）Cache字块地址（10位）字块内地址（4位）主存地址为ABCDEH=1010 1011 1100 1101 1110B,主存字块标记为101010, Cache字块地 址为11 1100 1101，字块内地址为1110,故该主存单元应映射到Cache的101010块的第 1110字节，即第42块第14字节位置。或者在Cache的第11 1100 1101 1110=3CDEH字节

51、位置。32. 设某机主存容量为4MB, Cache容量为16KB，每字块有8个字，每字32位，设计一个 四路组相联映射（即Cache每组内共有4个字块）的Cache组织。（1）画出主存地址字段中各段的位数。（2）设Cache的初态为空，CPU依次从主存第0, 1, 2, 89号单元读出90个字（主存 一次读出一个字），并重复按此次序读8次，问命中率是多少？（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度约提高多少倍？ 解：（1）根据每字块有8个字，每字32位（4字节），得出主存地址字段中字块内地址为3+2=5 位。根据Cache容量为16KB=214B，字块大小为

52、8*32/8=32=25B,得Cache地址共14位， Cache 共有 214-5=29 块。根据四路组相联映射，Cache共分为29/22=27组。根据主存容量为4MB=222B，得主存地址共22位，主存字块标记为22-7-5=10位，故主存地 址格式为：主存字块标记（10位）组地址（7位）字块内地址（5位）（2）由于每个字块中有8个字，而且初态为空，因此CPU读第0号单元时，未命中，必须 访问主存，同时将该字所在的主存块调入Cache第0组中的任一块内，接着CPU读第17 号单元时均命中。同理，CPU读第8, 16, 88号时均未命中。可见，CPU在连续读90 个字中共有12次未命中，而

53、后8次循环读90个字全部命中，命中率为：90 x 8 1290 x 8=0.984（3）设Cache的周期为t则主存周期为6t,没有Cache的访问时间为6t*90*8,有Cache 的访问时间为t （90*8-12） +61*12,则有Cache和无Cache相比，速度提高的倍数为：1 5.54（90 x 8 12）t + 6t x1233. 简要说明提高访存速度可采取的措施。答：提咼访存速度可米取三种措施：（1）采用高速器件。即采用存储周期短的芯片，可提高访存速度。（2）采用Cacheo CPU最近要使用的信息先调入Cache,而Cache的速度比主存快得多，这 样CPU每次只需从Cach

54、e中读写信息，从而缩短访存时间，提高访存速度。（3）调整主存结构。如采用单体多字或采用多体结构存储器。38. 磁盘组有6片磁盘，最外两侧盘面可以记录，存储区域内径22cm，外径33cm，道密度 为40道/cm,内层密度为400位/cm，转速3600转/分，问：(1) 共有多少存储面可用？(2) 共有多少柱面？(3) 盘组总存储容量是多少？(4) 数据传输率是多少？解：(1)共有：6X2=12个存储面可用。(2)有效存储区域=(33-22) / 2 = 5.5cm柱面数=40道/cm X 5.5= 220道(3)内层道周长二冗X22=69.08cm道容量=400 位/cmX69.08cm= 34

55、54B面容量=3454BX220 道=759, 880B盘组总容量=759,880B X12 面=9, 118, 560B(4) 转速=3600转/ 60秒=60转/秒数据传输率=3454B X 60转/秒=207, 240 B/S39. 某磁盘存储器转速为3000转/分，共有4个记录盘面,每毫米5道,每道记录信息12 288 字节，最小磁道直径为230mm，共有275道，求：(1) 磁盘存储器的存储容量。(2) 最高位密度(最小磁道的位密度)和最低位密度。(3) 磁盘数据传输率。(4) 平均等待时间。解：(1)存储容量=275 道X 12 288B/道X4面=13 516 800B(2)最高

56、位密度=12 288B/ (冗X230) = 17B/mm = 136位/mm (向下取整)最大磁道直径=230mm+2X275 道/(5 道/mm) = 230mm + 110mm = 340mm最低位密度=12 288B /(冗X340)= 11B/mm = 92位/ mm (向下取整)(3) 磁盘数据传输率=12 288B X 3000转/分=12 288B X 50 转/秒=614 400B/s(4) 平均等待时间二1s/50 / 2 = 10ms第5章输入输出系统1. I/O有哪些编址方式？各有何特点？解：常用的I/O编址方式有两种：I/O与内存统一编址和I/O独立编址。特点：I/O

57、与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式,I/O 设备和主存占用同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专门的 I/O指令。I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编 码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O 地址空间。2. 简要说明CPU与I/O之间传递信息可采用哪几种联络方式？它们分别用于什么场合？ 答：CPU与I/O之间传递信息常采用三种联络方式：直接控制(立即响应)同步、异步。 适用场合分别为：直接控制适用于结构极简单、速度极慢的I/O设备，CPU直接控制外

58、设处于某种状态 而无须联络信号。同步方式采用统一的时标进行联络，适用于CPU与I/O速度差不大，近距离传送的场 合。异步方式采用应答机制进行联络,适用于CPU与I/O速度差较大、远距离传送的场合。6.字符显示器的接口电路中配有缓冲存储器和只读存储器，各有何作用？解:显示缓冲存储器的作用是支持屏幕扫描时的反复刷新;只读存储器作为字符发生器使用， 他起着将字符的ASCII码转换为字形点阵信息的作用。&某计算机的I/O设备采用异步串行传送方式传送字符信息。字符信息的格式为1位起始 位、7位数据位、1位校验位和1位停止位。若要求每秒钟传送480个字符，那么该设备的 数据传送速率为多少？解：480X10

59、=4800 位/秒=4800 波特波特一一是数据传送速率波特率的单位。13. 说明中断向量地址和入口地址的区别和联系。解：中断向量地址和入口地址的区别：向量地址是硬件电路(向量编码器)产生的中断源的内存地址编号，中断入口地址是 中断服务程序首址。中断向量地址和入口地址的联系：中断向量地址可理解为中断服务程序入口地址指示器(入口地址的地址)，通过它访 存可获得中断服务程序入口地址。(两种方法：在向量地址所指单元内放一条JMP指令；主 存中设向量地址表。参考& 4.3)14. 在什么条件下，I/O设备可以向CPU提出中断请求？解：I/O设备向CPU提出中断请求的条件是：I/O接口中的设备工作完成状

60、态为1 (D=1), 中断屏蔽码为0 (MASK=0),且CPU查询中断时，中断请求触发器状态为1 (INTR=1)。15. 什么是中断允许触发器？它有何作用？解：中断允许触发器是CPU中断系统中的一个部件，他起着开关中断的作用(即中断总开关， 则中断屏蔽触发器可视为中断的分开关)。16. 在什么条件和什么时间，CPU可以响应I/O的中断请求？解: CPU响应I/O中断请求的条件和时间是：当中断允许状态为1 (EINT=1),且至少有一个 中断请求被查到，则在一条指令执行完时，响应中断。26.什么是多重中断？实现多重中断的必要条件是什么？解：多重中断是指：当CPU执行某个中断服务程序的过程中，发生了更高级、更紧迫的事件， CPU暂停现行中断服务程序的执行，转去处理该事件的中断，处理完返回现行中断服务程序 继续执行的过程。实现多重中断的必要条件是：在现行中断服务期间，中断允许触发器为1,即开中断。28. CPU对DMA请求和中断请求的响应时间是否一样？为什么？解：CPU对DMA请求和中断请求的响应时间不一样，因为两种方式的交换速度相差很大， 因此CPU必须以更短的时间间隔查询并响应DMA请求。响应中断请求是在每条指令执行周期 结束的时刻，而响应DM